《超大規模積體電路系統導論：邏輯、電路與系統設計》是2015年電子工業出版社出版的圖書，作者是劉艷艷。
基本介紹
- 書名：超大規模積體電路系統導論：邏輯、電路與系統設計
- 作者：劉艷艷
- 出版社：電子工業出版社
- 出版時間：2015年7月
- 頁數：716 頁
- 開本：16 開
- ISBN：9787121265976
內容簡介,目錄,
內容簡介
本書對超大規模積體電路與系統的分析與設計進行了全面介紹。從電路與版圖設計基礎知識出發，再逐步深入，對超大規模積體電路設計進行了詳盡闡述。本書由淺入深，理論聯繫實際，同時提供了大量的圖表和設計實例。全書共16章。第1章至第6章主要介紹層次化IC設計、標準CMOS邏輯設計、金屬氧化物半導體（MOS）電晶體的物理學原理、器件製造、物理版圖、電路仿真、功耗和低功耗設計規則及技巧。第7章至第9章介紹了靜態邏輯和動態邏輯以及時序邏輯。第10章至第16章以及附錄部分關注系統設計，主要包括數據通路子系統設計、存儲器模組、設計方法和實現方式、互連線、電源分布與時鐘設計、輸入/輸出模組、ESD保護網路以及測試和可測性設計等內容。
目錄
第1章 緒論
1.1 VLSI簡介
1.1.1 簡介
1.1.2 VLSI電路的基本特徵
1.1.3 VLSI電路設計中存在的
問題
1.1.4 VLSI經濟學
1.2 開關MOS電晶體
1.2.1 nMOS電晶體
1.2.2 pMOS電晶體
1.2.3 CMOS傳輸門
1.2.4 簡單開關邏輯設計
1.2.5 CMOS邏輯設計規則
1.3 VLSI設計與製造
1.3.1 設計技術
1.3.2 單元設計
1.3.3 CMOS工藝
1.3.4 CMOS版圖
1.3.5 版圖設計規則
1.4 數字系統的實現方法
1.4.1 未來趨勢
1.4.2 實現方式
1.5 小結
參考文獻
習題
第2章 MOS電晶體基礎
2.1 半導體基礎
2.1.1 本徵半導體
2.1.2 非本徵半導體
2.1.3 載流子輸運過程
2.2 pn結
2.2.1 pn結
2.2.2 金屬半導體結
2.3 MOS電晶體理論
2.3.1 MOS系統
2.3.2 MOS電晶體工作原理
2.3.3 MOS電晶體的IV特性
2.3.4 按比例縮小理論
2.4 MOS電晶體的高級特性
2.4.1 MOS電晶體的非理想特性
2.4.2 閾值電壓效應
2.4.3 泄漏電流
2.4.4 短溝道IV特性
2.4.5 溫度效應
2.4.6 MOS電晶體的限制
2.5 SPICE和建模
2.5.1 SPICE簡介
2.5.2 二極體模型
2.5.3 MOS電晶體模型
2.6 小結
參考文獻
習題
第3章 CMOS積體電路製造
3.1 基本工藝
3.1.1 熱氧化
3.1.2 摻雜工藝
3.1.3 光刻
3.1.4 薄膜去除
3.1.5 薄膜澱積
3.2 各種材料及其套用
3.2.1 絕緣體
3.2.2 半導體
3.2.3 導體
3.3 工藝集成
3.3.1 FEOL
3.3.2 BEOL
3.3.3 後端工藝
3.4 先進CMOS工藝和器件
3.4.1 先進CMOS工藝器件
3.4.2 先進CMOS工藝
3.5 小結
參考文獻
習題
第4章 版圖設計
4.1 版圖設計規則
4.1.1 版圖設計的基本概念
4.1.2 基本結構的版圖
4.1.3 高級版圖設計討論
4.1.4 相關CAD工具
4.2 CMOS閂鎖及其預防
4.2.1 CMOS閂鎖
4.2.2 閂鎖的預防
4.3 版圖設計
4.3.1 單元概念
4.3.2 基本版圖設計
4.4 複雜邏輯門的版圖設計方法
4.4.1 源/漏共享
4.4.2 歐拉路徑法
4.4.3 版圖設計小結
4.5 小結
參考文獻
習題
第5章 延遲模型和路徑延遲最佳化
5.1 MOS電晶體的電阻和電容
5.1.1 MOS電晶體的電阻
5.1.2 MOS電晶體的電容
5.2 傳輸延遲與延遲模型
5.2.1 電壓電平與噪聲容限
5.2.2 與時序相關的基本術語
5.2.3 傳輸延遲
5.2.4 單元延遲模型
5.2.5 Elmore延遲模型
5.3 路徑延遲最佳化
5.3.1 驅動較大容性負載
5.3.2 路徑延遲最佳化
5.3.3 邏輯功效和路徑延遲
最佳化
5.4 小結
參考文獻
習題
第6章 功耗與低功耗設計
6.1 功耗
6.1.1 功耗的組成部分
6.1.2 動態功耗
6.1.3 設計裕度
6.1.4 確定導線寬度
6.2 低功耗邏輯設計原則
6.2.1 基本原則
6.2.2 降低電壓擺幅
6.2.3 減少轉換操作
6.2.4 減小開關電容
6.3 低功耗邏輯架構
6.3.1 流水線技術
6.3.2 並行處理技術
6.4 功率管理
6.4.1 基本技術
6.4.2 動態功率管理
6.5 小結
參考文獻
習題
第7章 靜態邏輯電路
7.1 基本靜態邏輯電路
7.1.1 靜態邏輯電路的類型
7.1.2 CMOS反相器
7.1.3 與非門
7.1.4 或非門
7.1.5 基本門尺寸
7.2 單軌邏輯電路
7.2.1 CMOS邏輯電路
7.2.2 基於TG的邏輯電路
7.2.3 有比邏輯電路
7.3 雙軌邏輯電路
7.3.1 共源共柵電壓開關邏輯
（CVSL）
7.3.2 互補傳輸電晶體邏輯
（CPL）
7.3.3 DCVSPG
7.3.4 雙傳輸電晶體邏輯
（DPL）
7.4 小結
參考文獻
習題
第8章 動態邏輯電路
8.1 動態邏輯簡介
8.1.1 MOS管開關
8.1.2 基本動態邏輯
8.1.3 局部放電冒險
8.1.4 動態邏輯電路類型
8.2 動態邏輯的非理想效應
8.2.1 開關的泄漏電流
8.2.2 電荷注入和電容耦合
8.2.3 電荷損失效應
8.2.4 電荷共享效應
8.2.5 電源噪聲
8.3 單軌動態邏輯
8.3.1 多米諾邏輯
8.3.2 np多米諾邏輯
8.3.3 兩相不交疊時鐘模式
8.3.4 時鐘延遲多米諾邏輯
8.3.5 條件電荷管理器
8.4 雙軌動態邏輯
8.4.1 雙軌多米諾邏輯
8.4.2 動態CVSL
8.4.3 基於讀出放大器的動態
邏輯
8.5 鐘控CMOS邏輯
8.5.1 鐘控單軌邏輯
8.5.2 鐘控雙軌邏輯
8.6 小結
參考文獻
習題
第9章 時序邏輯設計
9.1 時序邏輯基礎
9.1.1 霍夫曼模型
9.1.2 基本存儲器件
9.1.3 亞穩態和冒險
9.1.4 仲裁器
9.2 存儲元件
9.2.1 靜態存儲元件
9.2.2 動態存儲單元
9.2.3 脈衝調製鎖存器
9.2.4 準動態觸發器
9.2.5 低功耗觸發器
9.3 鐘控系統中的時序問題
9.3.1 觸發器系統的時序問題
9.3.2 時鐘偏移
9.3.3 鎖存器系統的時序問題
9.3.4 脈衝鎖存器（PulsedLatch）
系統的時序問題
9.4 流水線系統
9.4.1 流水線系統分類
9.4.2 同步流水線
9.4.3 異步流水線
9.4.4 波形流水線
9.5 小結
參考文獻
習題
第10章 數據通路設計
10.1 基本組合元件
10.1.1 解碼器
10.1.2 編碼器
10.1.3 多路選擇器
10.1.4 多路分配器
10.1.5 幅值比較器
10.2 基本的時序元件
10.2.1 暫存器
10.2.2 移位暫存器
10.2.3 計數器
10.2.4 序列發生器
10.3 移位器
10.3.1 基本移位操作
10.3.2 移位器的實現方法
10.4 加法/減法
10.4.1 基本全加器
10.4.2 n位加法器/減法器
10.4.3 並行前置加法器
10.5 乘法
10.5.1 無符號乘法器
10.5.2 有符號乘法器
10.6 除法
10.6.1 不恢復除法
10.6.2 不恢復除法的實現
方法
10.7 小結
參考文獻
習題
第11章 存儲器
11.1 簡介
11.1.1 存儲器分類
11.1.2 存儲器結構
11.1.3 存儲器存取時序
11.2 靜態隨機存取存儲器
11.2.1 RAM核結構
11.2.2 SRAM的工作原理
11.2.3 行解碼器
11.2.4 列解碼器/多路選擇器
11.2.5 讀出放大器
11.2.6 ATD電路和時序的
產生
11.3 動態隨機存取存儲器
11.3.1 單元結構
11.3.2 存儲陣列結構
11.4 唯讀存儲器
11.4.1 或非型ROM
11.4.2 與非型ROM
11.5 非易失性存儲器
11.5.1 快閃記憶體
11.5.2 其他非易失性存儲器
11.6 其他存儲器件
11.6.1 內容定址存儲器
11.6.2 暫存器檔案
11.6.3 雙連線埠RAM
11.6.4 可程式邏輯陣列
11.6.5 FIFO
11.7 小結
參考文獻
習題
第12章 設計方法和實現方式
12.1 設計方法和實現架構
12.1.1 系統級設計
12.1.2 RTL級設計
12.1.3 實現架構
12.2 綜合流程
12.2.1 一般綜合流程
12.2.2 RTL綜合流程
12.2.3 物理綜合流程
12.3 數字系統的實現方式
12.3.1 基於平台實現的系統
12.3.2 ASIC
12.3.3 現場可程式器件
12.3.4 實現方式的選擇
12.4 實例研究——簡單啟動/停止
定時器
12.4.1 設計要求
12.4.2 基於μP的設計
12.4.3 基於FPGA的設計
12.4.4 基於單元的設計
12.5 小結
參考文獻
習題
第13章 互連線
13.1 RLC寄生器件
13.1.1 電阻
13.1.2 電容
13.1.3 電感
13.2 互連線和仿真模型
13.2.1 互連線模型
13.2.2 仿真模型
13.3 互連線的寄生效應
13.3.1 RC延遲
13.3.2 電容耦合效應
13.3.3 RLC效應
13.4 傳輸線模型
13.4.1 無損傳輸線
13.4.2 有損傳輸線
13.4.3 傳輸線終端
13.5 高級專題
13.5.1 自定時再生器（STR）
13.5.2 片上網路
13.5.3 考慮互連線的邏輯功效
13.6 小結
參考文獻
習題
第14章 電源分布和時鐘設計
14.1 電源分布網路
14.1.1 電源分布網路設計中的
問題
14.1.2 電源分布網路
14.2 時鐘產生和分配網路
14.2.1 時鐘系統架構
14.2.2 時鐘產生電路
14.2.3 時鐘分配網路
14.3 鎖相環/延遲鎖定迴路
14.3.1 電荷泵PLL
14.3.2 全數字PLL
14.3.3 延遲鎖定迴路
14.4 小結
參考文獻
習題
第15章 輸入/輸出模組和ESD保護
網路
15.1 普通晶片結構
15.1.1 普通晶片結構簡介
15.1.2 常規考慮
15.2 輸入緩衝器
15.2.1 施密特電路
15.2.2 電平轉換電路
15.2.3 差分緩衝器
15.3 輸出驅動器/緩衝器
15.3.1 唯nMOS緩衝器
15.3.2 三態緩衝器設計
15.3.3 雙向I/O電路
15.3.4 驅動傳輸線
15.3.5 同步轉換噪聲
15.4 靜電放電保護網路
15.4.1 ESD模型和設計問題
15.4.2 常規ESD保護網路
15.4.3 ESD保護網路
15.5 小結
參考文獻
習題
第16章 測試、 驗證和可測性設計
16.1 VLSI測試簡介
16.1.1 驗證測試
16.1.2 晶圓測試
16.1.3 器件測試
16.2 故障模型
16.2.1 故障模型
16.2.2 故障檢測
16.3 自動測試信號產生
16.3.1 測試向量
16.3.2 路徑敏化
16.4 可測性電路設計
16.4.1 特定法
16.4.2 掃描路徑法
16.4.3 內建自測試
16.4.4 邊界掃描標準——
IEEE 1149.1
16.5 系統級測試
16.5.1 SRAM BIST和March
測試
16.5.2 核測試
16.5.3 SoC測試
16.6 小結
參考文獻
習題
附錄A Verilog HDL/SystemVerilog
簡介
術語表
