EDA技術與Verilog

課程大綱

01

EDA技術概述

掌握EDA的技術背景、發展情況、套用領域和研究現狀；理解基於EDA的FPGA和CPLD以及常用EDA工具軟體的發展和套用情況、常用的硬體描述語言的套用與發展情況；理解基於EDA軟體的FPGA/CPLD開發流程和ASIC設計流程；了解本課程的特點與學習方法。

課時

1-1 什麼是EDA

1-2 HDL簡介

1-3 設計層次與綜合

1-4 FPGA設計流程

1-5 常用EDA工具

1-6 IP

1-7 EDA發展趨勢

02

FPGA與CPLD的結構原理

理解幾類常用的大規模可程式邏輯器件的結構和工作原理。能夠對CPLD的乘積項原理和FPGA的查找表原理進行剖析。了解相關霸槓匪的編程下載和測試技術

課時

2-1 可程式邏輯器件概述

2-2 簡單PLD結構原理

2-3 CPLD的結構原理

2-4 FPGA的結構原理

2-5 硬體測試

2-6 CPLD/FPGA的編程與配置

03

組合電路的Verilog設計

理解簡單組合電路設計方法，掌握Verilog HDL語言的基礎知識，包括用HDL語言對數字電路硬體進行描述的概念，Verilog HDL 的基本語法與常用語句，能夠用Verilog HDL語言對一般組合電路進行描述與設計，包括組合電路描述的一般方法，通過參數化、循環、任務與函式等語句結構描述複雜組合電路的方法，三態門與雙向連線埠的描述方法。

課時

3-1 半加器電路的Verilog描述

3-2 多路選擇器的Verilog描述

3-3 Verilog加法器設計

3-4 組合邏輯乘法器設寒驗愚說計

3-5 RTL概念

04

時序電路的Verilog設計

能夠運用Verilog HDL語言對基本時序電路的描述，包括觸發器與鎖存器的描述方法，不同復位與使能方式的實現，計數器、移位暫存器等基本時序電路的描述。掌握各種計數器類型朽鴉鞏的Verilog設計與詳細分析。

課時

4-1 DFF的Verilog表述

4-2 D-Latch的Verilog表述

4-3 同步與異步

4-4 二進制計數器的Verilog表述

4-5 移位暫存器的Verilog表述與設計

4-6 可預置型計數器設計

05

EDA工具套用

能夠運用Quartus軟體工具，掌握參數可設定模組庫(LPM)的套用，包括一些常用模組的功能、參數含義、使用方法、硬體描述語言模組參數設定及調用方法。掌握LPM宏功能模組的使用方法，理解相關的Verilog語言辨舉現象、語句結構及其用法。。

課時

5-1 Verilog程式輸入和編譯

5-2 仿真測試

5-3 引腳鎖定與硬體測試

5-4 時序電路硬體設計與仿真示例

5-5 SignalTapII的使用方法

5-6 屬性表述與編譯控制

5-7 計數器LPM模組調用

5-8 LPMRAM的設定和調用

5-9 LPM_ROM的定製和使用

5-10 在系統存儲器數據讀寫編輯器套用

5-11 FPGA中嵌境少局入式PLL

5-12 In-SystemSourcesandProbesEditor使用方法

06

實驗1：模可控計數器設計

能夠使用Verilog HDL設計一個模可控計數器，使用Quartus 進行綜合適配，用ModelSim進行功能仿真

課時

實驗1：模可控計數器設計（1）

實精良判籃驗1：模可控計數器設計（2）

實驗1：模可控計數器設計（3）喇灑坑

07

Verilog設計深入

能夠解釋更多的Verilog的語法現象，以及設計中的難點，包括阻塞與非阻塞兩類過程賦值語句的特點、區別與用法。理解RTL級描述設計的概念與方法，包括Verilog HDL描述的層次與風格，暫存器傳輸操作的概念，通過數據通路與控制通路劃分進行RTL級描述設計的思想與方法。。

課時

6-1 阻塞賦值與非阻塞賦值

6-2 不完整條件語句與時序電路的關係

6-3 If與case

6-4 三態的Verilog描述

6-5 雙向連線埠設計

6-6 庫元件和UDP用法

08

實驗2：正弦波信號發生器（

能夠使用ROM模組設計一個正弦波信號發生器，能夠使用SignalTap II嵌入式邏輯分析儀進行硬體調試

課時

實驗2：正弦波信號發生器（1）

實驗2：正弦波信號發生器（2）

實驗2：正弦波信號發生器（3）

09

Verilog行為仿真

能夠了解Verilog 行為仿真流程和工具，掌握Verilog 行為仿真系統函式和語句，理解Verilog 行為仿真測試平台（ TestBench）的設計實現與驗證。並能夠掌握基於ModelSim的Verilog 行為仿真的實現過程。

課時

9-1 VerilogHDL仿真流程

9-2 VerilogHDLTestBench仿真

9-3 HDL仿真實例

9-4 Verilog系統任務和系統函式

9-5 延時模型

9-6 仿真激勵與Verilog數字系統仿真

9-7 靜態時序分析基本概念

9-8 靜態時序分析與設計約束

10

實驗3：VGA顯示控制電路設計

能夠使用Verilog HDL描述電路，實現VGA的彩條顯示與彩格顯示控制

課時

實驗3：VGA顯示控制電路設計（1）

實驗3：VGA顯示控制電路設計（2）

實驗3：VGA顯示控制電路設計（3）

11

有限狀態機設計技術

能夠解釋Verilog設計不同類型有限狀態機的方法，包括Verilog狀態機的一般形式，Moore型狀態機設計，Mealy型狀態機設計，理解EDA工具和設計實現中如最佳化、毛刺的處理及不同編碼方式的設計。

課時

8-1 Verilog狀態機的一般形式

8-2 Moore型狀態機及其設計

8-3 ADC採樣控制狀態機設計

8-4 序列檢測狀態機設計

8-5 Mealy型狀態機設計

8-6 狀態機編碼

8-7 安全狀態機設計

12

實驗4：序列檢測器設計

能夠使用Verilog HDL設計一個簡單的基於狀態機的串列序列檢測器

課時

實驗4：序列檢測器設計（1）

實驗4：序列檢測器設計（2）

實驗4：序列檢測器設計（3）

13

實驗5：樂曲硬體演奏電路設計

能夠使用Verilog HDL設計一個樂曲硬體演奏電路

課時

實驗5：樂曲硬體演奏電路設計（1）

實驗5：樂曲硬體演奏電路設計（2）

實驗5：樂曲硬體演奏電路設計（3）

14

系統設計最佳化

能夠解釋EDA技術在實際套用時的最佳化技術，包括資源共享、邏輯最佳化、串列化三種資源最佳化方法，流水線設計、暫存器配平、關鍵路徑等速度最佳化方法，理解時序分析的基本概念，能夠使用與最佳化配合的時序分析工具軟體。

課時

7-1 資源共享

7-2 邏輯最佳化

7-3 串列化

7-4 流水線設計

7-5 桌球操作法、

7-6 暫存器配平法

7-7 關鍵路徑法

15

數字系統設計與C綜合

掌握使用Verilog語音和EDA軟體工具進行較為複雜數字系統設計的方法，包括16位實用CPU創新設計、MCU與FPGA片上系統的開發技術，以及藉助類C語言的系統級綜合工具，來實現快速系統設計的技術。

課時

10-1 MCU與FPGA的連線方法

10-2 基於MCU軟核的FPGA片上系統設計

10-3 一種16位CPU的結構

10-4 一種16位CPU的指令系統

10-5 簡單的CPU流水線設計

10-6 HLS簡介

10-7 HLS設計舉例

10-8 OpenCL簡介

參考教材

黃繼業，潘松，EDA技術實用教程：Verilog HDL版(第六版)，北京：科學出版社，2018. “十一五”“十二五”普通高等教育本科國家級規劃教材

EDA技術與Verilog

基本介紹

課程大綱

參考教材

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