《EDA技術與VHDL編程》是2012年電子工業出版社出版的圖書，作者是李俊。
基本介紹
- 中文名：EDA技術與VHDL編程
- 出版社：電子工業出版社
- 頁數：321頁
- 開本：16
- 作者：李俊
- 出版日期：2012年6月1日
- 語種：簡體中文
- ISBN：9787121174254, 7121174251
內容簡介,圖書目錄,
內容簡介
本書主要講解EDA技術和VHDL硬體描述語言的使用，共10章。內容包括EDA概述，可程式邏輯器件，VHDL硬體描述語言，Quartus II操作指南，VHDL基本邏輯電路設計，VHDL語句進階，VHDL的屬性描述與仿真延時，VHDL層次化程式設計，VHDL的數字系統設計，以及VHDL在通信和DSP系統中的套用。通過大量數字電路和數字系統的案例，給讀者演示了VHDL在數字系統設計中充當的角色，以及利用VHDL語言進行數字系統設計的基本步驟和具體方法。本書配有大量的設計實例和實驗練習，還針對目前FPGA的主流套用領域如微控制系統、通信系統和DSP系統給出了系統級別的設計實例。力求使讀者理解VHDL硬體描述語言的基礎知識，掌握數字系統的設計原理、方法和步驟。
《EDA技術與VHDL編程》可作為高等院校電子、通信、自動化、計算機等信息工程類相關專業學生的教學用書，也適合於立志自學成才的讀者和從事EDA技術套用與研究的專業技術人員使用。
圖書目錄
第1章 EDA概述
11 EDA工程簡介
1.2 EDA技術的發展歷程和未來展望
1.2.1 計算機輔助設計（CAD）階段
1.2.2 計算機輔助工程設計（CAE）階段
1.2.3 現代電子設計自動化（EDA）階段
1.2.4 EDA技術的未來展望
1.3 EDA技術的套用
1.3.1 PCB設計
1.3.2 ASIC設計
1.3.3 CPLD/FPGA設計
1.4 EDA工程的設計流程
1.4.1 設計輸入
1.4.2 邏輯綜合和最佳化
1.4.3 布局布線和適配
1.4.4 工程設計的仿真
1.4.5 目標器件的編程和下載
1.4.6 硬體電路的後仿真驗證和測試
1.5 EDA集成開發工具
1.5.1 Quartus Ⅱ
1.5.2 ISE+ModelSim
1.5.3 ispLEVER
1.5.4 其他開發工具
1.6 EDA技術的學習重點和學習方法
1.6.1 EDA技術的學習重點
1.6.2 EDA技術的學習方法
本章小結
思考和練習
第2章 可程式邏輯器件
2.1 可程式邏輯器件概述
2.1.1 可程式邏輯器件的發展
2.1.2 可程式邏輯器件的分類
2.2 PLD內部結構的表示方法
23 CPLD的基本結構和工作原理
2.3.1 CPLD的基本結構
2.3.2 Lattice公司的CPLD
2.3.3 Altera公司的CPLD
2.4 FPGA的結構和工作原理
2.4.1 FPGA的基本結構
2.4.2 Altera公司的FPGA
2.4.3 Xilinx公司的FPGA
2.5 FPGA的配置方式
2.5.1 主動串列配置
2.5.2 主動並行配置
2.5.3 菊花鏈配置
2.6 CPLD/FPGA的套用選型
2.6.1 器件邏輯資源的選擇
26.2 晶片速度的選擇
2.6.3 器件功耗的選擇
2.6.4 器件封裝的選擇
2.6.5 CPLD/FPGA的選擇
本章小結
思考和練習
第3章 VHDL硬體描述語言
3.1 硬體描述語言概述
3.1.1 HDL硬體描述語言
3.1.2 HDL語言的種類
3.1.3 VHDL語言的特點
3.1.4 VHDL和Verilog的比較
3.15 VHDL的硬體環境
3.2 VHDL程式的基本結構
3.2.1 VHDL的設計風格
3.2.2 VHDL設計簡述
3.2.3 VHDL的實體說明
3.2.4 VHDL的結構體
3.3 VHDL的基本詞法
3.3.1 標識符
3.3.2 數據對象
3.3.3 數據類型
3.3.4 類型轉換
3.3.5 運算操作符
3.4 VHDL的基本語句
3.4.1 賦值語句
3.4.2 IF語句
3.4.3 CASE語句
3.4.4 LOOP語句
3.4.5 PROCESS進程語句
34.6 COMPONENT元件例化語句
3.4.7 PORTMAP連線埠映射語句
3.5 VHDL的描述風格
3.5.1 行為級描述
3.5.2 數據流描述
3.5.3 門級描述
3.5.4 混合描述
本章小結
思考和練習
第4章 Quartus Ⅱ操作指南
41 QuartusⅡ基本設計流程
4.1.1 創建工程
4.1.2 編譯工程
4.1.3 時序仿真
4.1.4 Viewer工具
4.1.5 引腳鎖定和下載
4.2 嵌入式邏輯分析儀SigndTap Ⅱ
4.2.1 SignalTap Ⅱ的啟動
4.2.2 調入待測信號
4.2.3 SignalTap Ⅱ的參數設定
4.2.4 SignalTap Ⅱ檔案的保存和編譯下載
4.2.5 SignalTap Ⅱ的採樣分析
4.3 LPM_ROM宏模組的使用
4.3.1 LPM_ROM宏模組的工作原理
4.3.2 初始化數據檔案
4.3.3 定製LPM_ROM元件
4.3.4 頂層檔案的仿真測試
本章小結
思考和練習
第5章 VHDL基本邏輯電路設計
5.1 組合邏輯電路設計
5.1.1 基本門電路的設計
51.2 三態門及匯流排緩衝器的設計
5.1.3 優先編碼器的設計
5.1.4 解碼器的設計
5.1.5 運算器的設計
5.1.6 多路選擇器的設計
5.2 時序邏輯電路設計
5.2.1 觸發器的設計
5.2.2 暫存器的設計
5.2.3 計數器的設計
5.3 存儲器設計
5.3.1 唯讀存儲器ROM的設計
5.3.2 靜態數據存儲器SRAM的設計
5.3.3 先進先出堆疊FIFO的設計
5.4 狀態機設計
5.4.1 狀態機概述
5.4.2 Moore狀態機的設計
5.4.3 Mealy狀態機的設計
5.4.4 容錯狀態機的設計
本章小結
思考和練習
第6章 VHDL語句進階
6.1 並行語句
6.1.1 塊語句（BLOCK）
6.1.2 生成語句（GENERATE）
6.1.3 報告語句（REPORT）
6.1.4 並行斷言語句（ASSERT）
6.1.5 過程調用語句（PROCEDURE）
6.2 順序語句
6.2.1 WAIT語句
6.2.2 NEXT語句
6.2.3 EXIT語句
6.2.4 NULL語句
6.2.5 RETURN語句
本章小結
思考和練習
第7章 VHDL的屬性描述和仿真延時
7.1 預定義屬性
7.2 數值類屬性函式
7.2.1 數值類型屬性函式
7.2.2 數值數組屬性函式
7.2.3 數值塊屬性函式
7.3 函式屬性
7.3.1 函式類型屬性
7.3.2 函式數組屬性
7.3.3 函式信號屬性
7.4 信號（SIGNAL）屬性
7.4.1 帶DELAYED（time）屬性的信號SIGNAL
7.42 帶STABLE（time）屬性的信號SIGNAL
7.4.3 帶QUIET（time）屬性的信號SIGNAL
7.4.4 帶TRANSACTION屬性的信號SIGNAL
7.5 數據類型的屬性函式
7.6 數據區間的屬性函式
7.7 VHDL的設計仿真
7.7.1 仿真的概念
7.7.2 仿真延遲
7.7.3 仿真周期
7.8 時間數字轉化器（TDC）的設計
7.8.1 時間數字轉化器（TDC）的套用
7.8.2 TDC的工作原理
7.8.3 TDC的分類
7.8.4 延時鏈結構TDC在FPGA上的實現
本章小結
思考和練習
第8章 VHDL層次化程式設計
8.1 層次化程式設計方法
8.2 庫和程式包
8.2.1 庫
8.2.2 程式包
8.2.3 常用的程式包
8.3 檔案輸入/輸出程式包
8.3.1 TEXTIO程式包語法
8.3.2 TEXTIO程式包的過程函式
8.3.3 TEXTIO程式包的調用
8.4 元件的配置
8.4.1 默認連線和默認配置
8.4.2 元件配置
8.5 子程式
8.6 重載
8.6.1函式重載
8.6.2 運算符重載
8.6.3 別名（替換名）
本章小結·
思考和練習
第9章 VHDL的數字系統設計
91 數字系統概述
9.2 數字系統的設計方法和設計流程
9.2.1 數字系統的設計方法
9.2.2 數字系統的設計流程
9.3 數字系統設計實例
9.3.17段數碼管驅動電路的設計
9.3.2 鍵盤接口的設計
9.3.3 DAC接口的設計
9.3.4 ADC接口的設計
9.3.5 八音盒的設計
9.3.6 UART接口的設計
本章小結
實驗練習
第10章 VHDL在通信和DSP系統中的套用
10.1 通信與DSF·系統概述
10.2 通信與DSP系統設計實例
10.2.1 ASK數據機的設計
10.2.2 快速加法器的設計
10.2.3 快速乘法器的設計
10.2.4 CORDIC極坐標轉換器的設計
10.2.5 FIR數字濾波器的設計
10.2.6 IIR數字濾波器的設計
本章小結
實驗練習
11 EDA工程簡介
1.2 EDA技術的發展歷程和未來展望
1.2.1 計算機輔助設計（CAD）階段
1.2.2 計算機輔助工程設計（CAE）階段
1.2.3 現代電子設計自動化（EDA）階段
1.2.4 EDA技術的未來展望
1.3 EDA技術的套用
1.3.1 PCB設計
1.3.2 ASIC設計
1.3.3 CPLD/FPGA設計
1.4 EDA工程的設計流程
1.4.1 設計輸入
1.4.2 邏輯綜合和最佳化
1.4.3 布局布線和適配
1.4.4 工程設計的仿真
1.4.5 目標器件的編程和下載
1.4.6 硬體電路的後仿真驗證和測試
1.5 EDA集成開發工具
1.5.1 Quartus Ⅱ
1.5.2 ISE+ModelSim
1.5.3 ispLEVER
1.5.4 其他開發工具
1.6 EDA技術的學習重點和學習方法
1.6.1 EDA技術的學習重點
1.6.2 EDA技術的學習方法
本章小結
思考和練習
第2章 可程式邏輯器件
2.1 可程式邏輯器件概述
2.1.1 可程式邏輯器件的發展
2.1.2 可程式邏輯器件的分類
2.2 PLD內部結構的表示方法
23 CPLD的基本結構和工作原理
2.3.1 CPLD的基本結構
2.3.2 Lattice公司的CPLD
2.3.3 Altera公司的CPLD
2.4 FPGA的結構和工作原理
2.4.1 FPGA的基本結構
2.4.2 Altera公司的FPGA
2.4.3 Xilinx公司的FPGA
2.5 FPGA的配置方式
2.5.1 主動串列配置
2.5.2 主動並行配置
2.5.3 菊花鏈配置
2.6 CPLD/FPGA的套用選型
2.6.1 器件邏輯資源的選擇
26.2 晶片速度的選擇
2.6.3 器件功耗的選擇
2.6.4 器件封裝的選擇
2.6.5 CPLD/FPGA的選擇
本章小結
思考和練習
第3章 VHDL硬體描述語言
3.1 硬體描述語言概述
3.1.1 HDL硬體描述語言
3.1.2 HDL語言的種類
3.1.3 VHDL語言的特點
3.1.4 VHDL和Verilog的比較
3.15 VHDL的硬體環境
3.2 VHDL程式的基本結構
3.2.1 VHDL的設計風格
3.2.2 VHDL設計簡述
3.2.3 VHDL的實體說明
3.2.4 VHDL的結構體
3.3 VHDL的基本詞法
3.3.1 標識符
3.3.2 數據對象
3.3.3 數據類型
3.3.4 類型轉換
3.3.5 運算操作符
3.4 VHDL的基本語句
3.4.1 賦值語句
3.4.2 IF語句
3.4.3 CASE語句
3.4.4 LOOP語句
3.4.5 PROCESS進程語句
34.6 COMPONENT元件例化語句
3.4.7 PORTMAP連線埠映射語句
3.5 VHDL的描述風格
3.5.1 行為級描述
3.5.2 數據流描述
3.5.3 門級描述
3.5.4 混合描述
本章小結
思考和練習
第4章 Quartus Ⅱ操作指南
41 QuartusⅡ基本設計流程
4.1.1 創建工程
4.1.2 編譯工程
4.1.3 時序仿真
4.1.4 Viewer工具
4.1.5 引腳鎖定和下載
4.2 嵌入式邏輯分析儀SigndTap Ⅱ
4.2.1 SignalTap Ⅱ的啟動
4.2.2 調入待測信號
4.2.3 SignalTap Ⅱ的參數設定
4.2.4 SignalTap Ⅱ檔案的保存和編譯下載
4.2.5 SignalTap Ⅱ的採樣分析
4.3 LPM_ROM宏模組的使用
4.3.1 LPM_ROM宏模組的工作原理
4.3.2 初始化數據檔案
4.3.3 定製LPM_ROM元件
4.3.4 頂層檔案的仿真測試
本章小結
思考和練習
第5章 VHDL基本邏輯電路設計
5.1 組合邏輯電路設計
5.1.1 基本門電路的設計
51.2 三態門及匯流排緩衝器的設計
5.1.3 優先編碼器的設計
5.1.4 解碼器的設計
5.1.5 運算器的設計
5.1.6 多路選擇器的設計
5.2 時序邏輯電路設計
5.2.1 觸發器的設計
5.2.2 暫存器的設計
5.2.3 計數器的設計
5.3 存儲器設計
5.3.1 唯讀存儲器ROM的設計
5.3.2 靜態數據存儲器SRAM的設計
5.3.3 先進先出堆疊FIFO的設計
5.4 狀態機設計
5.4.1 狀態機概述
5.4.2 Moore狀態機的設計
5.4.3 Mealy狀態機的設計
5.4.4 容錯狀態機的設計
本章小結
思考和練習
第6章 VHDL語句進階
6.1 並行語句
6.1.1 塊語句（BLOCK）
6.1.2 生成語句（GENERATE）
6.1.3 報告語句（REPORT）
6.1.4 並行斷言語句（ASSERT）
6.1.5 過程調用語句（PROCEDURE）
6.2 順序語句
6.2.1 WAIT語句
6.2.2 NEXT語句
6.2.3 EXIT語句
6.2.4 NULL語句
6.2.5 RETURN語句
本章小結
思考和練習
第7章 VHDL的屬性描述和仿真延時
7.1 預定義屬性
7.2 數值類屬性函式
7.2.1 數值類型屬性函式
7.2.2 數值數組屬性函式
7.2.3 數值塊屬性函式
7.3 函式屬性
7.3.1 函式類型屬性
7.3.2 函式數組屬性
7.3.3 函式信號屬性
7.4 信號（SIGNAL）屬性
7.4.1 帶DELAYED（time）屬性的信號SIGNAL
7.42 帶STABLE（time）屬性的信號SIGNAL
7.4.3 帶QUIET（time）屬性的信號SIGNAL
7.4.4 帶TRANSACTION屬性的信號SIGNAL
7.5 數據類型的屬性函式
7.6 數據區間的屬性函式
7.7 VHDL的設計仿真
7.7.1 仿真的概念
7.7.2 仿真延遲
7.7.3 仿真周期
7.8 時間數字轉化器（TDC）的設計
7.8.1 時間數字轉化器（TDC）的套用
7.8.2 TDC的工作原理
7.8.3 TDC的分類
7.8.4 延時鏈結構TDC在FPGA上的實現
本章小結
思考和練習
第8章 VHDL層次化程式設計
8.1 層次化程式設計方法
8.2 庫和程式包
8.2.1 庫
8.2.2 程式包
8.2.3 常用的程式包
8.3 檔案輸入/輸出程式包
8.3.1 TEXTIO程式包語法
8.3.2 TEXTIO程式包的過程函式
8.3.3 TEXTIO程式包的調用
8.4 元件的配置
8.4.1 默認連線和默認配置
8.4.2 元件配置
8.5 子程式
8.6 重載
8.6.1函式重載
8.6.2 運算符重載
8.6.3 別名（替換名）
本章小結·
思考和練習
第9章 VHDL的數字系統設計
91 數字系統概述
9.2 數字系統的設計方法和設計流程
9.2.1 數字系統的設計方法
9.2.2 數字系統的設計流程
9.3 數字系統設計實例
9.3.17段數碼管驅動電路的設計
9.3.2 鍵盤接口的設計
9.3.3 DAC接口的設計
9.3.4 ADC接口的設計
9.3.5 八音盒的設計
9.3.6 UART接口的設計
本章小結
實驗練習
第10章 VHDL在通信和DSP系統中的套用
10.1 通信與DSF·系統概述
10.2 通信與DSP系統設計實例
10.2.1 ASK數據機的設計
10.2.2 快速加法器的設計
10.2.3 快速乘法器的設計
10.2.4 CORDIC極坐標轉換器的設計
10.2.5 FIR數字濾波器的設計
10.2.6 IIR數字濾波器的設計
本章小結
實驗練習
