《EDA技術與VerilogHDL設計》是2013年7月電子工業出版社出版的圖書，作者是王金明,徐志軍,蘇勇。
基本介紹
- 書名：EDA技術與VerilogHDL設計
- 作者：王金明,徐志軍,蘇勇
- ISBN：9787121204814
- 出版社：電子工業出版社
- 出版時間：2013年7月
- 頁數：368
- 字數：664千字
- 開本：16(185*260)
- 版次：01-01
內容簡介,圖書目錄,
內容簡介
本書根據電子類課程課堂教學和采檔實驗的要求，以提高學生的動手實踐能力和工程設計能力為目的，對EDA技術和FPGA設計的相關知識進行系統和完整的介紹。本書內容新穎，技術先進，由淺入深，既有關於EDA技術、FPGA器件和Verilog硬體描述語言的系統介紹，又有豐富的設計實例。本書配套多媒體電子嫌翻舉課件、實驗與設計和程式代碼。
圖書目錄
目 錄
第1章 EDA技術概述1
1.1 EDA技術及其發展歷程1
1.2 EDA技術的特徵和優勢3
1.2.1 EDA技術的特徵3
1.2.2 EDA技術的優勢5
1.3 EDA設計的目標頌諒院和流程7
1.3.1 EDA設計的目標7
1.3.2 EDA設計的流程8
1.3.3 數字積體電路的設計8
1.3.4 模擬積體電路的設計10
1.4 EDA技術與ASIC設計10
1.4.1 ASIC的特點與分類10
1.4.2 ASIC的設計方法11
1.4.3 SoC設計13
1.5 硬體描述語言16
1.5.1 VHDL16
1.5.2 Verilog HDL17
1.5.3 ABEL-HDL18
1.5.4 Verilog HDL和VHDL的比較18
1.6 EDA設計工具19
1.6.1 EDA設計工具分類19
1.6.2 EDA公司及其工具介紹21
1.7 EDA技術的發展趨勢23
習題125
第2章 可程式邏輯器件基礎26
2.1 概述26
2.1.1 可程式邏輯器件的發展歷程26
2.1.2 可程式邏輯器件的分類27
2.1.3 可程式邏輯器件的優勢29
2.1.4 可程式邏輯器件的發展趨勢30
2.2 PLD器件的基本結構31
2.2.1 基本結構31
2.2.2 電路符號32
2.2.3 PROM34
2.2.4 PLA35
2.2.5 PAL36
2.2.6 GAL36
2.3 CPLD/FPGA器件概述38
2.3.1 Lattice的CPLD/FPGA38
2.3.2 Xilinx的CPLD/FPGA39
2.3.3 Altera的CPLD/FPGA40
2.3.4 CPLD和FPGA的異同42
2.4 可程式邏輯器件的基本資源43
2.4.1 功能單元43
2.4.2 I/O引腳44
2.4.3 布線資源44
2.4.4 片內RAM45
2.5 可程式夜汗頁慨邏輯器件的編程元件46
2.5.1 熔絲型開關47
2.5.2 反熔絲型開關47
2.5.3 浮柵編程元件48
2.5.4 基於SRAM的編程元件50
2.6 可程式邏輯器件的設計與開發51
漿簽民2.6.1 CPLD/FPGA設計流程51
2.6.2 CPLD/FPGA開發工具53
2.6.3 CPLD/FPGA的套用選擇55
2.7 可程式邏輯器件的測試技術57
2.7.1 邊界掃描測試原理58
2.7.2 IEEE1149.1標準58
2.7.3 邊界組拳乃協掃描策略及相關工具62
習題262
第3章 典型FPGA/CPLD的結構與配置63
3.1 Stratix高端FPGA系列頁刪愉63
3.1.1 Stratix器件63
3.1.2 Stratix Ⅱ器件65
3.2 Cyclone低成本FPGA系列68
3.2.1 Cyclone器件68
3.2.2 Cyclone Ⅱ器件73
3.3 典型CPLD器件79
3.3.1 MAX Ⅱ器件79
3.3.2 MAX 7000器件80
3.4 FPGA/CPLD的配置82
3.4.1 CPLD器件的配置83
3.4.2 FPGA器件的配置83
習題388
第4章 Quartus Ⅱ集成開發工具89
4.1 Quartus Ⅱ原理圖設計89
4.1.1 半加器原理圖設計輸入89
4.1.2 編譯與仿真92
4.1.3 1位全加器編譯與仿真96
4.2 Quartus Ⅱ的最佳化設定97
4.2.1 分析與綜合設定97
4.2.2 最佳化布局布線99
4.2.3 設計可靠性檢查104
4.3 Quartus Ⅱ的時序分析105
4.3.1 時序設定與分析105
4.3.2 時序逼近106
4.4 基於宏功能模組的設計108
4.4.1 Megafunctions庫108
4.4.2 Maxplus2庫113
4.4.3 Primitives庫114
習題4115
實驗與設計117
第5章 Verilog HDL語法與要素132
5.1 Verilog HDL簡介132
5.2 Verilog HDL模組的結構133
5.3 Verilog HDL語言要素136
5.4 常量138
5.4.1 整數138
5.4.2 實數139
5.4.3 字元串140
5.5 數據類型141
5.5.1 net型141
5.5.2 variable型142
5.6 參數144
5.7 向量145
5.8 運算符147
習題5152
實驗與設計152
第6章 Verilog HDL行為語句157
6.1 過程語句157
6.1.1 always過程語句158
6.1.2 initial過程語句161
6.2 塊語句162
6.2.1 串列塊begin-end162
6.2.2 並行塊fork-join163
6.3 賦值語句163
6.3.1 持續賦值與過程賦值163
6.3.2 阻塞賦值與非阻塞賦值165
6.4 條件語句166
6.4.1 if-else語句166
6.4.2 case語句168
6.5 循環語句172
6.5.1 for語句172
6.5.2 repeat、while、forever語句173
6.6 編譯指示語句175
6.7 任務與函式177
6.7.1 任務177
6.7.2 函式178
6.8 順序執行與並發執行181
習題6182
實驗與設計183
第7章 Verilog HDL設計的層次與風格188
7.1 Verilog HDL設計的層次188
7.2 門級結構描述188
7.2.1 Verilog HDL內置門元件189
7.2.2 門級結構描述191
7.3 行為描述192
7.4 數據流描述193
7.5 不同描述風格的設計194
7.5.1 半加器設計194
7.5.2 1位全加器設計195
7.5.3 4位加法器設計197
7.6 多層次結構電路的設計197
7.7 基本組合電路設計200
7.7.1 編解碼器200
7.7.2 其他組合電路202
7.8 基本時序電路設計202
7.8.1 觸發器202
7.8.2 鎖存器與暫存器203
7.8.3 計數器與串/並轉換器205
7.8.4 簡易微處理器205
7.9 三態邏輯設計207
習題7209
實驗與設計209
第8章 Verilog HDL設計進階214
8.1 小數分頻214
8.2 Verilog HDL有限狀態機設計216
8.2.1 有限狀態機的Verilog HDL
描述217
8.2.2 狀態編碼222
8.2.3 狀態編碼的定義223
8.3 字元液晶顯示控制225
8.3.1 字元液晶H1602B225
8.3.2 用狀態機實現字元顯示控制228
8.4 VGA圖像的顯示與控制231
8.4.1 VGA圖像顯示原理與時序231
8.4.2 VGA圖像顯示與控制的實現235
8.5 點陣式液晶顯示控制240
8.6 樂曲演奏電路245
習題8250
實驗與設計252
第9章 Verilog HDL仿真與測試270
9.1 系統任務與系統函式270
9.2 用戶自定義元件274
9.2.1 組合電路UDP元件275
9.2.2 時序邏輯UDP元件276
9.3 延時模型的表示278
9.3.1 時間標尺定義'timescale278
9.3.2 延時的表示與延時說明塊279
9.4 測試平台280
9.5 組合電路和時序電路的仿真283
9.5.1 組合電路的仿真283
9.5.2 時序電路的仿真285
習題9285
實驗與設計286
第10章 Verilog HDL數字設計實例292
10.1 加法器的Verilog HDL設計實例292
10.1.1 全加器的設計292
10.1.2 行波加法器的設計293
10.1.3 超前進位加法器的設計294
10.1.4 流水線技術在加法器設計中的
套用296
10.2 乘法器的Verilog HDL設計實例299
10.2.1 移位相加乘法器設計原理299
10.2.2 移位相加乘法器的Verilog HDL
實現300
10.2.3 布斯乘法器設計原理301
10.2.4 布斯乘法器的Verilog HDL
實現303
10.3 漢明編解碼器的Verilog HDL設計
實例304
10.3.1 漢明編碼原理304
10.3.2 漢明編碼的解碼原理306
10.3.3 漢明編解碼的Verilog HDL
實現307
10.4 ST-BUS匯流排接口設計308
10.4.1 ST-BUS匯流排時序關係308
10.4.2 ST-BUS匯流排接口實例310
習題10313
實驗與設計313
第11章 Verilog HDL數字通信常用模組
設計實例324
11.1 信號音發生器的Verilog HDL設計
實例324
11.1.1 線性碼、A律碼轉換原理324
11.1.2 信號音發生器Verilog HDL
實例327
11.2 比特同步的Verilog HDL設計
實例331
11.2.1 鎖相功能的自同步法原理331
11.2.2 鎖相比特同步的EDA實現
方法333
11.3 基帶差分編碼的Verilog HDL設計
實例337
11.3.1 PSK調製和差分編碼原理337
11.3.2 PSK差分編碼設計340
11.4 GMSK調製電路的Verilog HDL設計
實例343
11.4.1 GMSK調製基本原理343
11.4.2 GMSK調製實現的基本方法345
11.4.3 GMSK基帶調製實現的
Verilog HDL實例346
習題11353
實驗與設計353
附錄A Verilog HDL（IEEE Std 1364-1995）
關鍵字360
附錄B Verilog HDL（IEEE Std 1364-2001）
關鍵字361
參考文獻362
第1章 EDA技術概述1
1.1 EDA技術及其發展歷程1
1.2 EDA技術的特徵和優勢3
1.2.1 EDA技術的特徵3
1.2.2 EDA技術的優勢5
1.3 EDA設計的目標頌諒院和流程7
1.3.1 EDA設計的目標7
1.3.2 EDA設計的流程8
1.3.3 數字積體電路的設計8
1.3.4 模擬積體電路的設計10
1.4 EDA技術與ASIC設計10
1.4.1 ASIC的特點與分類10
1.4.2 ASIC的設計方法11
1.4.3 SoC設計13
1.5 硬體描述語言16
1.5.1 VHDL16
1.5.2 Verilog HDL17
1.5.3 ABEL-HDL18
1.5.4 Verilog HDL和VHDL的比較18
1.6 EDA設計工具19
1.6.1 EDA設計工具分類19
1.6.2 EDA公司及其工具介紹21
1.7 EDA技術的發展趨勢23
習題125
第2章 可程式邏輯器件基礎26
2.1 概述26
2.1.1 可程式邏輯器件的發展歷程26
2.1.2 可程式邏輯器件的分類27
2.1.3 可程式邏輯器件的優勢29
2.1.4 可程式邏輯器件的發展趨勢30
2.2 PLD器件的基本結構31
2.2.1 基本結構31
2.2.2 電路符號32
2.2.3 PROM34
2.2.4 PLA35
2.2.5 PAL36
2.2.6 GAL36
2.3 CPLD/FPGA器件概述38
2.3.1 Lattice的CPLD/FPGA38
2.3.2 Xilinx的CPLD/FPGA39
2.3.3 Altera的CPLD/FPGA40
2.3.4 CPLD和FPGA的異同42
2.4 可程式邏輯器件的基本資源43
2.4.1 功能單元43
2.4.2 I/O引腳44
2.4.3 布線資源44
2.4.4 片內RAM45
2.5 可程式夜汗頁慨邏輯器件的編程元件46
2.5.1 熔絲型開關47
2.5.2 反熔絲型開關47
2.5.3 浮柵編程元件48
2.5.4 基於SRAM的編程元件50
2.6 可程式邏輯器件的設計與開發51
漿簽民2.6.1 CPLD/FPGA設計流程51
2.6.2 CPLD/FPGA開發工具53
2.6.3 CPLD/FPGA的套用選擇55
2.7 可程式邏輯器件的測試技術57
2.7.1 邊界掃描測試原理58
2.7.2 IEEE1149.1標準58
2.7.3 邊界組拳乃協掃描策略及相關工具62
習題262
第3章 典型FPGA/CPLD的結構與配置63
3.1 Stratix高端FPGA系列頁刪愉63
3.1.1 Stratix器件63
3.1.2 Stratix Ⅱ器件65
3.2 Cyclone低成本FPGA系列68
3.2.1 Cyclone器件68
3.2.2 Cyclone Ⅱ器件73
3.3 典型CPLD器件79
3.3.1 MAX Ⅱ器件79
3.3.2 MAX 7000器件80
3.4 FPGA/CPLD的配置82
3.4.1 CPLD器件的配置83
3.4.2 FPGA器件的配置83
習題388
第4章 Quartus Ⅱ集成開發工具89
4.1 Quartus Ⅱ原理圖設計89
4.1.1 半加器原理圖設計輸入89
4.1.2 編譯與仿真92
4.1.3 1位全加器編譯與仿真96
4.2 Quartus Ⅱ的最佳化設定97
4.2.1 分析與綜合設定97
4.2.2 最佳化布局布線99
4.2.3 設計可靠性檢查104
4.3 Quartus Ⅱ的時序分析105
4.3.1 時序設定與分析105
4.3.2 時序逼近106
4.4 基於宏功能模組的設計108
4.4.1 Megafunctions庫108
4.4.2 Maxplus2庫113
4.4.3 Primitives庫114
習題4115
實驗與設計117
第5章 Verilog HDL語法與要素132
5.1 Verilog HDL簡介132
5.2 Verilog HDL模組的結構133
5.3 Verilog HDL語言要素136
5.4 常量138
5.4.1 整數138
5.4.2 實數139
5.4.3 字元串140
5.5 數據類型141
5.5.1 net型141
5.5.2 variable型142
5.6 參數144
5.7 向量145
5.8 運算符147
習題5152
實驗與設計152
第6章 Verilog HDL行為語句157
6.1 過程語句157
6.1.1 always過程語句158
6.1.2 initial過程語句161
6.2 塊語句162
6.2.1 串列塊begin-end162
6.2.2 並行塊fork-join163
6.3 賦值語句163
6.3.1 持續賦值與過程賦值163
6.3.2 阻塞賦值與非阻塞賦值165
6.4 條件語句166
6.4.1 if-else語句166
6.4.2 case語句168
6.5 循環語句172
6.5.1 for語句172
6.5.2 repeat、while、forever語句173
6.6 編譯指示語句175
6.7 任務與函式177
6.7.1 任務177
6.7.2 函式178
6.8 順序執行與並發執行181
習題6182
實驗與設計183
第7章 Verilog HDL設計的層次與風格188
7.1 Verilog HDL設計的層次188
7.2 門級結構描述188
7.2.1 Verilog HDL內置門元件189
7.2.2 門級結構描述191
7.3 行為描述192
7.4 數據流描述193
7.5 不同描述風格的設計194
7.5.1 半加器設計194
7.5.2 1位全加器設計195
7.5.3 4位加法器設計197
7.6 多層次結構電路的設計197
7.7 基本組合電路設計200
7.7.1 編解碼器200
7.7.2 其他組合電路202
7.8 基本時序電路設計202
7.8.1 觸發器202
7.8.2 鎖存器與暫存器203
7.8.3 計數器與串/並轉換器205
7.8.4 簡易微處理器205
7.9 三態邏輯設計207
習題7209
實驗與設計209
第8章 Verilog HDL設計進階214
8.1 小數分頻214
8.2 Verilog HDL有限狀態機設計216
8.2.1 有限狀態機的Verilog HDL
描述217
8.2.2 狀態編碼222
8.2.3 狀態編碼的定義223
8.3 字元液晶顯示控制225
8.3.1 字元液晶H1602B225
8.3.2 用狀態機實現字元顯示控制228
8.4 VGA圖像的顯示與控制231
8.4.1 VGA圖像顯示原理與時序231
8.4.2 VGA圖像顯示與控制的實現235
8.5 點陣式液晶顯示控制240
8.6 樂曲演奏電路245
習題8250
實驗與設計252
第9章 Verilog HDL仿真與測試270
9.1 系統任務與系統函式270
9.2 用戶自定義元件274
9.2.1 組合電路UDP元件275
9.2.2 時序邏輯UDP元件276
9.3 延時模型的表示278
9.3.1 時間標尺定義'timescale278
9.3.2 延時的表示與延時說明塊279
9.4 測試平台280
9.5 組合電路和時序電路的仿真283
9.5.1 組合電路的仿真283
9.5.2 時序電路的仿真285
習題9285
實驗與設計286
第10章 Verilog HDL數字設計實例292
10.1 加法器的Verilog HDL設計實例292
10.1.1 全加器的設計292
10.1.2 行波加法器的設計293
10.1.3 超前進位加法器的設計294
10.1.4 流水線技術在加法器設計中的
套用296
10.2 乘法器的Verilog HDL設計實例299
10.2.1 移位相加乘法器設計原理299
10.2.2 移位相加乘法器的Verilog HDL
實現300
10.2.3 布斯乘法器設計原理301
10.2.4 布斯乘法器的Verilog HDL
實現303
10.3 漢明編解碼器的Verilog HDL設計
實例304
10.3.1 漢明編碼原理304
10.3.2 漢明編碼的解碼原理306
10.3.3 漢明編解碼的Verilog HDL
實現307
10.4 ST-BUS匯流排接口設計308
10.4.1 ST-BUS匯流排時序關係308
10.4.2 ST-BUS匯流排接口實例310
習題10313
實驗與設計313
第11章 Verilog HDL數字通信常用模組
設計實例324
11.1 信號音發生器的Verilog HDL設計
實例324
11.1.1 線性碼、A律碼轉換原理324
11.1.2 信號音發生器Verilog HDL
實例327
11.2 比特同步的Verilog HDL設計
實例331
11.2.1 鎖相功能的自同步法原理331
11.2.2 鎖相比特同步的EDA實現
方法333
11.3 基帶差分編碼的Verilog HDL設計
實例337
11.3.1 PSK調製和差分編碼原理337
11.3.2 PSK差分編碼設計340
11.4 GMSK調製電路的Verilog HDL設計
實例343
11.4.1 GMSK調製基本原理343
11.4.2 GMSK調製實現的基本方法345
11.4.3 GMSK基帶調製實現的
Verilog HDL實例346
習題11353
實驗與設計353
附錄A Verilog HDL（IEEE Std 1364-1995）
關鍵字360
附錄B Verilog HDL（IEEE Std 1364-2001）
關鍵字361
參考文獻362
