書籍信息,內容簡介,圖書目錄,
書籍信息
作譯者：王金明,周順
出版時間：2019-01千 字 數：628版次：01-01頁 數：348
開本：16開裝幀：I S B N ：9787121358296
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紙質書定價：￥55.0
內容簡介
本書與“十二五”普通高等教育本科國家級規劃教材、普通高等教育“十一五”國家級規劃教材《EDA技術與VHDL設計（第2版）》（25178）為姊妹篇。本書根據教學和實驗基本要求，以提高動手實踐能力和工程設計能力為目的，對EDA技術和FPGA設計的相關知識進行系統、完整的介紹。全書共10章，主要內容包括：EDA技術概述，FPGA/CPLD器件概述，Quartus Prime集成開發工具，Verilog語法與要素，Verilog語句語法，Verilog設計進階，Verilog常用外設驅動，有限狀態機設計，Verilog Test Bench仿真，Verilog設計與套用等。本書提供配套電子課件、實驗與設計和部分程式代碼。 本書可作為高等學校電子、通信、雷達、計算機套用、工業自動化、儀器儀表、信號與信息處理等學科本科生、研究生的EDA技術或數字系統設計課程的教材和實驗指導書，也可作為相關行業領域工程開發者的重要參考資料。
圖書目錄
第1章 EDA技術概述 1
1.1 EDA技術及其發展 1
1.2 Top-down設計與IP核復用 3
1.2.1 Top-down設計 4
1.2.2 Bottom-up設計 5
1.2.3 IP復用技術與SoC 5
1.3 EDA設計的流程 6
1.3.1 設計輸入 7
1.3.2 綜合 8
1.3.3 布局布線 8
1.3.4 仿真 9
1.3.5 編程配置 9
1.4 常用的EDA工具軟體 9
1.5 EDA技術的發展趨勢 13
習題1 14
第2章 FPGA/CPLD器件概述 15
2.1 PLD器件 15
2.1.1 PLD器件的發展歷程 15
2.1.2 PLD器件的分類 15
2.2 PLD的基本原理與結構 18
2.2.1 PLD器件的基本結構 18
2.2.2 PLD電路的表示方法 18
2.3 低密度PLD的原理與結構 20
2.4 CPLD的原理與結構 24
2.4.1 宏單元結構 24
2.4.2 典型CPLD的結構 25
2.5 FPGA的原理與結構 28
2.5.1 查找表結構 28
2.5.2 典型FPGA的結構 30
2.5.3 Altera的Cyclone IV器件結構 33
2.6 FPGA/CPLD的編程元件 36
2.7 邊界掃描測試技術 40
2.8 FPGA/CPLD的編程與配置 41
2.8.1 在系統可程式 41
2.8.2 FPGA器件的配置 43
2.8.3 Cyclone IV器件的編程 43
2.9 FPGA/CPLD器件概述 46
2.10 FPGA/CPLD的發展趨勢 49
習題2 50
第3章 Quartus Prime集成開發工具 51
3.1 Quartus Prime原理圖設計 52
3.1.1 半加器原理圖設計輸入 52
3.1.2 1位全加器設計輸入 57
3.1.3 1位全加器的編譯 58
3.1.4 1位全加器的仿真 60
3.1.5 1位全加器的下載 64
3.2 基於IP核的設計 67
3.3 SignalTap II的使用方法 74
3.4 Quartus Prime的最佳化設定與時序
分析 78
習題3 82
實驗與設計 84
第4章 Verilog語法與要素 92
4.1 Verilog的歷史 92
4.2 Verilog模組的結構 93
4.3 Verilog語言要素 96
4.4 常量 98
4.4.1 整數 98
4.4.2 實數 99
4.4.3 字元串 100
4.5 數據類型 101
4.5.1 net型 102
4.5.2 variable型 103
4.6 參數 104
4.6.1 參數parameter 104
4.6.2 Verilog—2001中的參數聲明 105
4.6.3 參數的傳遞 106
4.6.4 localparam 106
4.7 向量 107
4.8 運算符 109
習題4 114
實驗與設計 114
第5章 Verilog語句語法 118
5.1 過程語句 118
5.1.1 always過程語句 119
5.1.2 initial過程語句 122
5.2 塊語句 123
5.2.1 串列塊begin-end 123
5.2.2 並行塊fork-join 124
5.3 賦值語句 125
5.3.1 持續賦值與過程賦值 125
5.3.2 阻塞賦值與非阻塞賦值 126
5.4 條件語句 128
5.4.1 if-else語句 128
5.4.2 case語句 129
5.5 循環語句 134
5.5.1 for語句 134
5.5.2 repeat、while、forever語句 135
5.6 編譯指示語句 137
5.7 任務與函式 139
5.7.1 任務（task） 139
5.7.2 函式（function） 141
5.8 順序執行與並發執行 144
5.9 Verilog—2001語言標準 145
習題5 154
實驗與設計 155
第6章 Verilog設計進階 161
6.1 Verilog設計的層次 161
6.2 門級結構描述 161
6.2.1 Verilog門元件 162
6.2.2 門級結構描述 165
6.3 行為描述 165
6.4 數據流描述 166
6.5 不同描述風格的設計 168
6.5.1 半加器設計 168
6.5.2 1位全加器設計 169
6.5.3 加法器的級連 170
6.6 多層次結構電路的設計 171
6.6.1 模組例化 172
6.6.2 用parameter進行參數傳遞 174
6.6.3 用defparam進行參數重載 176
6.7 常用組合邏輯電路設計 176
6.7.1 門電路 176
6.7.2 編解碼器 177
6.8 常用時序邏輯電路設計 179
6.8.1 觸發器 179
6.8.2 鎖存器與暫存器 180
6.8.3 計數器與串並轉換器 182
6.8.4 簡易微處理器 182
6.9 三態邏輯設計 184
習題6 186
實驗與設計 186
第7章 Verilog常用外設驅動 190
7.1 4×4矩陣鍵盤 190
7.2 標準PS/2鍵盤 192
7.3 字元液晶 198
7.4 漢字圖形點陣液晶 204
7.5 VGA顯示器 209
7.5.1 VGA顯示原理與時序 209
7.5.2 VGA彩條信號發生器 213
7.5.3 VGA圖像顯示與控制 215
7.6 樂曲演奏電路 221
習題7 226
實驗與設計 227
第8章 有限狀態機設計 236
8.1 有限狀態機 236
8.2 有限狀態機的Verilog描述 238
8.2.1 用三個過程描述 239
8.2.2 用兩個過程描述 240
8.2.3 單過程描述 241
8.3 狀態編碼 242
8.3.1 常用的編碼方式 242
8.3.2 狀態編碼的定義 244
8.3.3 用屬性指定狀態編碼方式 248
8.4 有限狀態機設計要點 248
8.4.1 復位和起始狀態的選擇 249
8.4.2 多餘狀態的處理 249
習題8 250
實驗與設計 251
第9章 Verilog Test Bench仿真 254
9.1 系統任務與系統函式 254
9.2 用戶自定義元件 258
9.2.1 組合電路UDP元件 259
9.2.2 時序邏輯UDP元件 260
9.3 延時模型的表示 262
9.3.1 時間標尺定義`timescale 262
9.3.2 延時的表示與延時說明塊 263
9.4 Test Bench測試平台 264
9.5 組合電路和時序電路的仿真 267
9.5.1 組合電路的仿真 267
9.5.2 時序電路的仿真 269
習題9 270
實驗與設計 270
第10章 Verilog設計與套用 280
10.1 數字頻率測量 280
10.1.1 數字過零檢測 280
10.1.2 等精度頻率測量 282
10.1.3 數字頻率測量系統頂層設計 283
10.1.4 仿真驗證 285
10.2 可重構IIR濾波器 287
10.2.1 FPGA的動態重構 287
10.2.2 IIR濾波器的原理 288
10.2.3 可重構IIR濾波器的設計 289
10.2.4 頂層設計原始碼 298
10.2.5 可重構IIR濾波器仿真 298
10.3 QPSK調製器的FPGA實現 301
10.3.1 QPSK調製原理 301
10.3.2 QPSK調製器的設計實現 302
10.3.3 QPSK調製器的仿真 311
10.4 卷積碼產生器 312
10.4.1 卷積碼原理 312
10.4.2 卷積碼編碼器實現 313
10.4.3 卷積碼編碼器仿真驗證 315
10.5 小型神經網路 316
10.5.1 基本原理 316
10.5.2 設計實現 317
10.5.3 仿真驗證 319
10.6 數字AGC 320
10.6.1 數字AGC技術的原理和設計
思想 320
10.6.2 數字AGC的實現 321
10.7 信號音發生器 328
10.7.1 線性碼、A律碼轉換原理 328
10.7.2 信號音發生器的Verilog
實現 331
習題11 334
實驗與設計 335
附錄 DE2-115介紹 339
參考文獻 341
