基本介紹
- 書名：21世紀重點大學規劃教材:數字邏輯
- 出版社：機械工業出版社
- 頁數：257頁
- 開本：16
- 品牌：機械工業出版社
- 作者：武慶生 詹瑾瑜
- 出版日期：2013年5月1日
- 語種：簡體中文
- ISBN：9787111419266
內容簡介,圖書目錄,
內容簡介
《21世紀重點大學規劃教材:數字邏輯(第2版)》的主要目的是使學生從了解數字系統開始，直到能使用數字積體電路實現工程所需邏輯設計為止的完整過程。全書共9章，內容包括數字邏輯基礎、邏輯代數基礎、集成門電路、組合邏輯電路、觸發器、同步時序邏輯電路、異步時序邏輯電路、硬體描述語言Verilog HDL、脈衝波形的產生與整形等。《21世紀重點大學規劃教材:數字邏輯(第2版)》在內容和結構上力求主次分明、突出重點、敘述清楚、由淺入深。可作為高等學校計算機、信息、電子工程、自動控制、通信等專業的教材，也可作為成人教育相關專業的教材，並可作為相關專業科技人員的參考書。
圖書目錄
出版說明
前言
第1章 數字邏輯基礎
1.1 概述
1.1.1 數字邏輯研究的對象及方法
1.1.2 數字電路的發展
1.1.3 數字電路的分類
1.2 數制及其轉換
1.2.1 進位計數制
1.2.2 二進制
1.2.3 數制轉換
1.3 帶符號數的代碼表示
1.3.1 原碼及其運算
1.3.2 反碼及其運算
1.3.3 補碼及其運算
1.3.4 符號位擴展
1.4 數的定點與浮點表示
1.5 數碼和字元的編碼
1.5.1 BCD編碼
1.5.2 格雷碼
1.5.3 字元編碼
1.5.4 奇偶校驗碼
1.6 習題
第2章 邏輯代數基礎
2.1 邏輯代數的基本概念
2.1.1 邏輯代數的定義
2.1.2 邏輯代數的基本運算
2.1.3 邏輯代數的複合運算
2.1.4 邏輯函式的表示法及邏輯函式的相等
2.2 邏輯代數的基本定律、規則和常用公式
2.2.1 基本定律
2.2.2 重要規則
2.3 邏輯函式表達式的形式與變換
2.3.1 邏輯函式表達式的基本形式
2.3.2 邏輯函式表達式的標準形式
2.3.3 邏輯函式表達式的轉換
2.4 邏輯函式的化簡
2.4.1 代數化簡法
2.4.2 卡諾圖化簡法
2.4.3 包含無關項的邏輯函式的化簡
2.4.4 多輸出邏輯函式的化簡
2.5 習題
第3章 集成門電路
3.1 概述
3.2 門電路的符號及特性
3.2.1 簡單邏輯門
3.2.2 複合邏輯門電路
3.2.3 正邏輯和負邏輯
3.3 TTL門電路
3.3.1 TTL與非門
3.3.2 TTL邏輯門的外特性
3.3.3 集電極開路輸出門（OC門）和三態輸出門（TS門）
3.4 CMOS集成邏輯門電路
3.4.1 CMOS反相器（非門）
3.4.2 CMOS與非門
3.4.3 CMOS或非門
3.4.4 CMOS三態門
3.4.5 CMOS漏極開路輸出門（OD門）
3.4.6 CMOS傳輸門
3.5 TTLL和CMOS之間的接口電路
3.5.1 用TTL門驅動CMOS門
3.5.2 用CMOS門驅動TTL門
3.6 習題
第4章 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析
4.2.1 組合電路的分析步驟
4.2.2 組合電路的分析舉例
4.3 組合邏輯電路的設計
4.3.1 設計步驟
4.3.2 設計舉例
4.4 加法器
4.4.1 半加器和全加器
4.4.2 加法器模組
4.4.3 加法器的套用
4.5 數值比較器
4.5.11位數值比較器
4.5.24位數值比較器
4.5.3 集成比較器的套用
4.6 編碼器和解碼器
4.6.1 編碼器
4.6.2 編碼器的套用
4.6.3 解碼器
4.6.4 解碼器的套用
4.7 數據選擇器和數據分配器
4.7.1 數據選擇器
4.7.2 數據選擇器的套用
4.7.3 數據分配器
4.8 組合邏輯電路中的競爭與冒險
4.8.1 競爭和冒險現象
4.8.2 怎樣判定電路中有無險象
4.8.3 險象的消除和減弱
4.9 組合邏輯電路的套用
4.9.1 用全加器將2位8421BCD碼變換成二進制代碼
4.9.2 數據傳輸系統
4.10 習題
第5章 觸發器
5.1 概述
5.2 基本RS觸發器
5.2.1 用與非門構成的基本Rs觸發器
5.2.2 用或非門構成的基本RS觸發器
5.3 鐘控觸發器（鎖存器）
5.3.1 鐘控RS觸發器
5.3.2 鐘控（電平型）D觸發器
5.4 主從觸發器
5.4.1 主從RS觸發器
5.4.2 主從JK觸發器
5.5 邊沿觸發器
5.5.1 邊沿（維持一阻塞）D觸發器
5.5.2 邊沿JK觸發器
5.6 集成觸發器
5.6.1 集成D觸發器
5.6.2 集成JK觸發器
5.7 其他功能的觸發器
5.7.1 T觸發器
5.7.2 T’觸發器（翻轉觸發器）
5.8 各類觸發器的相互轉換
5.8.1 JK觸發器轉換為D、T、T’和Rs觸發器
5.8.2 D觸發器轉換為JK、T、T’和RS觸發器
5.9 觸發器的套用
5.9.1 消顫開關
5.9.2 分頻和雙相時鐘的產生
5.9.3 異步脈衝同步化
5.10 集成觸發器的參數
5.10.1 觸發器的靜態參數
5.10.2 觸發器的動態參數
5.11 習題
第6章 同步時序邏輯電路
6.1 概述
6.2 時序邏輯電路的結構和類型
6.2.1 時序邏輯電路的結構和特點
6.2.2 時序邏輯電路的分類
6.3 同步時序邏輯電路的分析
6.3.1 分析步驟
6.3.2 分析舉例
6.4 同步時序邏輯電路的設計
6.4.1 設計步驟
6.4.2 建立原始狀態圖（或狀態表）
6.4.3 狀態化簡
6.4.4 狀態分配
6.4.5 同步時序電路設計舉例
6.5 計數器及其套用
6.5.1 計數器的特點和分類
6.5.2 n位二進制計數器
6.5.3 十進制計數器
6.5.4 利用反饋歸0法和反饋置數法構成任意進制計數器
6.5.5 計數器容量的擴展
6.6 暫存器
6.6.1 鎖存器
6.6.2 基本暫存器
6.6.3 移位暫存器
6.6.4 移位暫存器型計數器
6.7 同步時序邏輯電路的套用
6.7.1 計數器用作分頻器
6.7.2 計數型序列信號發生器
6.8 習題
第7章 異步時序邏輯電路
7.1 異步時序邏輯電路的分類及特點
7.2 脈衝異步時序邏輯電路
7.2.1 脈衝異步時序邏輯電路的分析
7.2.2 脈衝異步時序邏輯電路的設計
7.3 電平異步時序邏輯電路
7.3.1 電平異步時序邏輯電路的分析
7.3.2 電平異步時序邏輯電路中的競爭與險象
7.3.3 電平異步時序邏輯電路的設計
7.4 異步計數器的原理與套用
7.5 習題
第8章 硬體描述語言Vernog HDL
8.1 Vernog HDL概述
8.2 Verilog HDL基本語法
8.2.1標識符
8.2.2數值和常數
8.2.3數據類型
8.2.4 Vernog HDL的基本結構
8.3 Verilog HDL的操作符
8.3.1 算術操作符
8.3.2 關係操作符
8.3.3 等價操作符
8.3.4 位操作符
8.3.5 邏輯操作符
8.3.6 縮減操作符
8.3.7 移位操作符
8.3.8 條件操作符
8.3.9 拼接和複製操作符
8.4 基本邏輯門電路的Vernog HDL
8.4.1 與門的Vernog HDL描述
8.4.2 或門的Vernog HDL描述
8.4.3 非門的Vernog HDL描述
8.4.4 與非門的Verilog HDL描述
8.4.5 或非門的Verilog HDL描述
8.4.6 緩衝器電路的Vernog HDL描述
8.4.7 與或非門的Verilog HDL描述
8.5 Verilog HDL的描述方式
8.5.1 門級描述
8.5.2 數據流級描述
8.5.3 行為級描述
8.6 組合邏輯電路的Verilog HDL實現
8.6.1 數據比較器
8.6.2 編碼器
8.6.3 解碼器
8.7 觸發器的Verilog HDL實現
8.7.1 維持一阻塞D觸發器
8.7.2 集成D觸發器
8.7.3 邊沿型JK觸發器
8.7.4 集成JK觸發器
8.8 時序邏輯電路的Verilog HDL實現
8.8.1 移位暫存器
8.8.2 計數器
8.8.3 複雜時序邏輯電路
8.9 較複雜的電路設計實踐
8.10 習題
第9章 脈衝波形的產生與整形
9.1 概述
9.2555定時器
9.2.1555定時器的內部結構
9.2.2555定時器的基本功能
9.3 用555定時器構成自激多諧振盪器
9.3.1 電路結構
9.3.2 工作原理
9.4 用邏輯門構成的自激多諧振盪器
9.5 石英晶體振盪器
9.6 單穩態觸發器
9.6.1 用555定時器構成的單穩態觸發器
9.6.2 集成單穩態觸發器
9.6.3 單穩態觸發器的套用
9.7 施密特觸發器
9.7.1 用555定時器構成施密特觸發器
9.7.2 施密特觸發器的套用
9.8 習題
參考文獻
前言
第1章 數字邏輯基礎
1.1 概述
1.1.1 數字邏輯研究的對象及方法
1.1.2 數字電路的發展
1.1.3 數字電路的分類
1.2 數制及其轉換
1.2.1 進位計數制
1.2.2 二進制
1.2.3 數制轉換
1.3 帶符號數的代碼表示
1.3.1 原碼及其運算
1.3.2 反碼及其運算
1.3.3 補碼及其運算
1.3.4 符號位擴展
1.4 數的定點與浮點表示
1.5 數碼和字元的編碼
1.5.1 BCD編碼
1.5.2 格雷碼
1.5.3 字元編碼
1.5.4 奇偶校驗碼
1.6 習題
第2章 邏輯代數基礎
2.1 邏輯代數的基本概念
2.1.1 邏輯代數的定義
2.1.2 邏輯代數的基本運算
2.1.3 邏輯代數的複合運算
2.1.4 邏輯函式的表示法及邏輯函式的相等
2.2 邏輯代數的基本定律、規則和常用公式
2.2.1 基本定律
2.2.2 重要規則
2.3 邏輯函式表達式的形式與變換
2.3.1 邏輯函式表達式的基本形式
2.3.2 邏輯函式表達式的標準形式
2.3.3 邏輯函式表達式的轉換
2.4 邏輯函式的化簡
2.4.1 代數化簡法
2.4.2 卡諾圖化簡法
2.4.3 包含無關項的邏輯函式的化簡
2.4.4 多輸出邏輯函式的化簡
2.5 習題
第3章 集成門電路
3.1 概述
3.2 門電路的符號及特性
3.2.1 簡單邏輯門
3.2.2 複合邏輯門電路
3.2.3 正邏輯和負邏輯
3.3 TTL門電路
3.3.1 TTL與非門
3.3.2 TTL邏輯門的外特性
3.3.3 集電極開路輸出門（OC門）和三態輸出門（TS門）
3.4 CMOS集成邏輯門電路
3.4.1 CMOS反相器（非門）
3.4.2 CMOS與非門
3.4.3 CMOS或非門
3.4.4 CMOS三態門
3.4.5 CMOS漏極開路輸出門（OD門）
3.4.6 CMOS傳輸門
3.5 TTLL和CMOS之間的接口電路
3.5.1 用TTL門驅動CMOS門
3.5.2 用CMOS門驅動TTL門
3.6 習題
第4章 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析
4.2.1 組合電路的分析步驟
4.2.2 組合電路的分析舉例
4.3 組合邏輯電路的設計
4.3.1 設計步驟
4.3.2 設計舉例
4.4 加法器
4.4.1 半加器和全加器
4.4.2 加法器模組
4.4.3 加法器的套用
4.5 數值比較器
4.5.11位數值比較器
4.5.24位數值比較器
4.5.3 集成比較器的套用
4.6 編碼器和解碼器
4.6.1 編碼器
4.6.2 編碼器的套用
4.6.3 解碼器
4.6.4 解碼器的套用
4.7 數據選擇器和數據分配器
4.7.1 數據選擇器
4.7.2 數據選擇器的套用
4.7.3 數據分配器
4.8 組合邏輯電路中的競爭與冒險
4.8.1 競爭和冒險現象
4.8.2 怎樣判定電路中有無險象
4.8.3 險象的消除和減弱
4.9 組合邏輯電路的套用
4.9.1 用全加器將2位8421BCD碼變換成二進制代碼
4.9.2 數據傳輸系統
4.10 習題
第5章 觸發器
5.1 概述
5.2 基本RS觸發器
5.2.1 用與非門構成的基本Rs觸發器
5.2.2 用或非門構成的基本RS觸發器
5.3 鐘控觸發器（鎖存器）
5.3.1 鐘控RS觸發器
5.3.2 鐘控（電平型）D觸發器
5.4 主從觸發器
5.4.1 主從RS觸發器
5.4.2 主從JK觸發器
5.5 邊沿觸發器
5.5.1 邊沿（維持一阻塞）D觸發器
5.5.2 邊沿JK觸發器
5.6 集成觸發器
5.6.1 集成D觸發器
5.6.2 集成JK觸發器
5.7 其他功能的觸發器
5.7.1 T觸發器
5.7.2 T’觸發器（翻轉觸發器）
5.8 各類觸發器的相互轉換
5.8.1 JK觸發器轉換為D、T、T’和Rs觸發器
5.8.2 D觸發器轉換為JK、T、T’和RS觸發器
5.9 觸發器的套用
5.9.1 消顫開關
5.9.2 分頻和雙相時鐘的產生
5.9.3 異步脈衝同步化
5.10 集成觸發器的參數
5.10.1 觸發器的靜態參數
5.10.2 觸發器的動態參數
5.11 習題
第6章 同步時序邏輯電路
6.1 概述
6.2 時序邏輯電路的結構和類型
6.2.1 時序邏輯電路的結構和特點
6.2.2 時序邏輯電路的分類
6.3 同步時序邏輯電路的分析
6.3.1 分析步驟
6.3.2 分析舉例
6.4 同步時序邏輯電路的設計
6.4.1 設計步驟
6.4.2 建立原始狀態圖（或狀態表）
6.4.3 狀態化簡
6.4.4 狀態分配
6.4.5 同步時序電路設計舉例
6.5 計數器及其套用
6.5.1 計數器的特點和分類
6.5.2 n位二進制計數器
6.5.3 十進制計數器
6.5.4 利用反饋歸0法和反饋置數法構成任意進制計數器
6.5.5 計數器容量的擴展
6.6 暫存器
6.6.1 鎖存器
6.6.2 基本暫存器
6.6.3 移位暫存器
6.6.4 移位暫存器型計數器
6.7 同步時序邏輯電路的套用
6.7.1 計數器用作分頻器
6.7.2 計數型序列信號發生器
6.8 習題
第7章 異步時序邏輯電路
7.1 異步時序邏輯電路的分類及特點
7.2 脈衝異步時序邏輯電路
7.2.1 脈衝異步時序邏輯電路的分析
7.2.2 脈衝異步時序邏輯電路的設計
7.3 電平異步時序邏輯電路
7.3.1 電平異步時序邏輯電路的分析
7.3.2 電平異步時序邏輯電路中的競爭與險象
7.3.3 電平異步時序邏輯電路的設計
7.4 異步計數器的原理與套用
7.5 習題
第8章 硬體描述語言Vernog HDL
8.1 Vernog HDL概述
8.2 Verilog HDL基本語法
8.2.1標識符
8.2.2數值和常數
8.2.3數據類型
8.2.4 Vernog HDL的基本結構
8.3 Verilog HDL的操作符
8.3.1 算術操作符
8.3.2 關係操作符
8.3.3 等價操作符
8.3.4 位操作符
8.3.5 邏輯操作符
8.3.6 縮減操作符
8.3.7 移位操作符
8.3.8 條件操作符
8.3.9 拼接和複製操作符
8.4 基本邏輯門電路的Vernog HDL
8.4.1 與門的Vernog HDL描述
8.4.2 或門的Vernog HDL描述
8.4.3 非門的Vernog HDL描述
8.4.4 與非門的Verilog HDL描述
8.4.5 或非門的Verilog HDL描述
8.4.6 緩衝器電路的Vernog HDL描述
8.4.7 與或非門的Verilog HDL描述
8.5 Verilog HDL的描述方式
8.5.1 門級描述
8.5.2 數據流級描述
8.5.3 行為級描述
8.6 組合邏輯電路的Verilog HDL實現
8.6.1 數據比較器
8.6.2 編碼器
8.6.3 解碼器
8.7 觸發器的Verilog HDL實現
8.7.1 維持一阻塞D觸發器
8.7.2 集成D觸發器
8.7.3 邊沿型JK觸發器
8.7.4 集成JK觸發器
8.8 時序邏輯電路的Verilog HDL實現
8.8.1 移位暫存器
8.8.2 計數器
8.8.3 複雜時序邏輯電路
8.9 較複雜的電路設計實踐
8.10 習題
第9章 脈衝波形的產生與整形
9.1 概述
9.2555定時器
9.2.1555定時器的內部結構
9.2.2555定時器的基本功能
9.3 用555定時器構成自激多諧振盪器
9.3.1 電路結構
9.3.2 工作原理
9.4 用邏輯門構成的自激多諧振盪器
9.5 石英晶體振盪器
9.6 單穩態觸發器
9.6.1 用555定時器構成的單穩態觸發器
9.6.2 集成單穩態觸發器
9.6.3 單穩態觸發器的套用
9.7 施密特觸發器
9.7.1 用555定時器構成施密特觸發器
9.7.2 施密特觸發器的套用
9.8 習題
參考文獻
