基本介紹
- 書名：高等院校通信與信息專業規劃教材•數字邏輯
- 類型：硬體描述語言
- 出版日期：2008年5月1日
- 語種：簡體中文
- ISBN：7111099559
- 品牌：機械工業出版社
- 作者：徐惠民 安德寧
- 出版社：機械工業出版社
- 頁數：343頁
- 開本：16
- 定價：31.00
內容簡介,圖書目錄,文摘,序言,
內容簡介
《高等院校通信與信息專業規劃教材·數字邏輯設計與VHDL描述(第2版)》是由機械工業出版社出版的。
圖書目錄
第1章 數制與編碼
1.1 進位計數制
1.1.1 基數和權
1.1.2 2n進制數之間的轉換
1.1.3 十進制數和2n進制數之間的轉換
1.2 二-十進制編碼
1.2.1 幾種二-十進制編碼
1.2.2 二-十進制代碼的加法
1.3 格雷(Gray)碼
1.4 差錯檢測碼
1.4.1 奇偶校驗碼
1.4.2 五中取二碼和六中取二碼
1.5 習題
第2章 邏輯代數基礎
2.1 基本概念
2.1.1 邏輯變數和邏輯函式
2.1.2 基本邏輯運算
2.1.3 導出邏輯運算
2.1.4 邏輯函式的表示方法
2.2 邏輯代數的定理和規則
2.2.1 邏輯代數的基本定律
2.2.2 常用公式
2.2.3 展開定理
2.2.4 邏輯代數的三個規則
2.3 邏輯函式的標準表達式
2.3.1 標準"與或"式
2.3.2 標準"或與"式
2.3.3 不完全確定的邏輯函式
2.4 邏輯函式的化簡方法
2.4.1 邏輯函式式的化簡目標
2.4.2 代數化簡法
2.4.3 卡諾圖法化簡邏輯函式
2.5 習題
第3章 集成邏輯門電路
3.1 概述
3.1.1 電壓電平
3.1.2 正邏輯和負邏輯
3.2 MOS電晶體
3.2.1 MOS電晶體的分類
3.2.2 MOS管的三個工作區
3.2.3 MOS管的開關時間
3.3 CMOS反相器
3.3.1 CMOS反相器的結構及工作原理
3.3.2 CMOS反相器的電壓傳輸特性
3.3.3 CMOS反相器的功耗
3.3.4 CMOS反相器的開關時間
3.4 CMOS其他邏輯門電路
3.4.1 CMOS與非門
3.4.2 CMOS或非門
3.4.3 門的輸入端數的擴展
3.4.4 緩衝門、與門及或門
3.4.5 CMOS與或非門和異或門
3.4.6 CMOS傳輸門
3.5 CMOS積體電路的輸出結構
3.5.1 推輓輸出
3.5.2 三態輸出
3.5.3 漏極開路輸出
3.5.4 施密特觸發器
3.6 CMOS邏輯系列
3.6.1 HC和HCT系列
3.6.2 VHC和VHCT
3.6.3 FAC和FACT
3.6.4 CMOS電路使用中應注意的問題
3.7 雙極型集成邏輯電路
3.7.1 晶體三極體非門
3.7.2 肖特基晶體三極體
3.8 TTL邏輯門電路
3.8.1 TTL與非門電路
3.8.2 LSTTL或非門
3.8.3 TTL系列
3.8.4 TTL電路使用中注意的問題
3.9 ECL邏輯電路
3.9.1 基本ECL電路
3.9.2 ECL系列
3.9.3 ECL電路使用中應注意的問題
3.10 邏輯門的混合邏輯符號
3.10.1 緩衝門的混合邏輯符號
3.10. 2 與門和與非門的混合邏輯符號
3.10.3 或門及或非門的混合邏輯符號
3.11 習題
第4章 組合邏輯電路
4.1 組合邏輯電路的分析
4.1.1 組合邏輯電路的分析步驟
4.1.2 分析舉例
4.2 中規模組合邏輯電路
4.2.1 編碼器
4.2.2 解碼器
4.2.3 數據選擇器
4.2.4 加法器
4.2.5 數值比較器
4.2.6 奇偶校驗器
4.3 組合邏輯電路的綜合
4.3.1 組合邏輯電路的綜合方法
4.3.2 組合邏輯電路設計舉例
4.4 組合邏輯電路中的競爭與冒險
4.4.1 冒險的分類
4.4.2 冒險的檢查及消除
4.5 習題
第5章 VHDL描述組合邏輯電路
5.1 硬體描述語言VHDL
5.1.1 設計過程
5.1.2 VHDL語言的基本特點
5.2 VHDL描述的基本結構
5.2.1 實體描述
5.2.2 結構體描述
5.3 數據類型、運算符和表達式
5.3.1 枚舉類型
5.3.2 數組類型
5.3.3 子類型
5.3.4 VHDL運算符
5.3.5 常量的定義
5.3.6 VHDL表達式
5.4 VHDL的庫和包
5.4.1 VHDL庫的種類和使用
5.4.2 程式包
5.4.3 庫和程式包的引用
5.4.4 函式和過程
5.5 並行處理語句
5.5.1 並行賦值語句
5.5.2 條件賦值語句
5.5，3 選擇信號賦值語句
5.6 順序描述語句
5.6.1 PROCESS語句
5.6.2 信號和變數賦值語句
5.6.3 分支語句
5.6.4 循環語句
5.7 結構描述語句
5.7.1 部件聲明語句
5.7.2 部件描述語句
5.7.3 重複部件的描述
5.8 VHDL描述組合邏輯電路
5.8.1 解碼電路的描述
5.8.2 三態門的描述
5.8.3 編碼器的描述
5.9 習題
第6章 集成觸發器
6.1 觸發器的基本特性及其記憶作用
6.2 電位型觸發器
6.2.1 基本RS觸發器
6.2.2 帶使能端的RS觸發器
6.2.3 D觸發器
6.2.4 鎖存器
6.3 時鐘控制的集成觸發器
6.3.1 主從觸發器
6.3.2 T觸發器
6.3.3 邊沿觸發器
6.4 觸發器的邏輯符號
6.5 CMOS觸發器
6.5.1 帶使能端D觸發器
6.5.2 CMOS主從D觸發器
6.5.3 CMOSJK觸發器
6.6 集成觸發器的時間參數
6.6.1 建立時間和保持時間
6.6.2 時鐘信號的時間參數
6.7 觸發器的VHDL描述
6.7.1 電位型觸發器的VHDL描述
6.7.2 鐘控型觸發器的描述
6.8 習題
第7章 時序邏輯電路的分析、設計和描述
7.1 時序電路基礎
7.1.1 同步時序電路的分類和描述
7.1.2 常用時序電路
7.2 常用同步時序電路的分析
7.2.1 同步時序電路分析的步驟
7.2.2 同步計數器的分析
7.2.3 移位暫存器及其套用電路的分析
7.3 常用時序電路的設計
7.3.1 基本的設計步驟
7.3.2 同步計數器的設計
7.3.3 序列信號發生器
7.3.4 M序列發生器
7.4 異步計數器
7.4.1 異步計數器的基本形式
7.4.2 異步計數器的分析
7.5 中規模時序積體電路
7.5.1 中規模集成計數器
7.5.2 中規模計數器的套用
7.5.3 中規模移位暫存器
7.5.4 中規模移位暫存器的套用
7.5.5 時序部件的VHDL描述
7.6 一般時序電路的分析和設計
7.6.1 一般時序電路的分析
7.6.2 一般時序電路的設計
7.6.3 時序機的VHDL描述
7.7 習題
第8章 可程式邏輯器件
8.1 概述
8.1.1 專用積體電路的分類
8.1.2 PLD的基本結構
8.1.3 PLD電路的表示方法
8.1.4 PLD的分類
8.1.5 PLD的性能特點
8.2 唯讀存儲器ROM
8.2.1 ROM的邏輯結構
8.2.2 ROM的分類
8.2.3 ROM的套用
8.3 可程式陣列邏輯(PAL)
8.3.1 PAL的基本結構
8.3.2 PAL16L8的邏輯結構圖及套用
8.4 通用陣列邏輯(GAL)
8.4.1 GAL的性能特點
8.4.2 GAL的結構
8.4.3 輸出邏輯宏單元OLMC
8.5 可擦除可程式的邏輯器件(EPLD)
8.5.1 MAX7000系列器件的結構
8.5.2 宏單元(MACROCELL)
8.5.3 擴展乘積項
8.5.4 PIA和I/O控制塊
8.5.5 EPM7128S套用舉例
8.6 複雜的可程式邏輯器件(CPLD)
8.6.1 FLEX 10K器件的結構
8.6.2 嵌入陣列塊(EAB)
8.6.3 邏輯陣列塊(LAB)
8.6.4 邏輯單元(LE)
8.6.5 快速通道互連
8.6.6 輸入輸出單元(IOE)
8.7 現場可程式門陣列(FPGA)的特點
8.7.1 FPGA的基本結構
8.7.2 FPGA的特點
8.8 習題
第9章 數字系統設計
9.1 層次化結構設計
9.1.1 設計的層次
9.1.2 系統結構的分解
9.2 自頂向下設計方法
9.2.1 自頂向下設計方法的基本設計過程
9.2.2 數字系統的基本劃分
9.3 複數運算器的設計
9.3.1 設計要求
9.3.2 確定系統接口
9.3.3 系統劃分
9.3.4 系統描述
9.4 習題
第10章 數字邏輯電路實驗
10.1 數字邏輯電路實驗的基本知識
10.1.1 數字積體電路器件簡介
10.1.2 數字邏輯電路的測試
10.1.3 數字電路常見故障的查找與排除
10.1.4 實驗報告的撰寫
10.2 數字電路的基本實驗
10.2.1 實驗一 常用數字儀表的使用
10.2，2 實驗二 邏輯門的電壓傳輸特性及參數測量
10.2.3 實驗三 組合邏輯電路的套用(一)
10.2.4 實驗四 組合邏輯電路的套用(二)
10.2.5 實驗五 觸發器及移位暫存器的套用
10.2.6 實驗六 MSI計數器的套用
10.3 MAX+plusII軟體開發系統及其安裝
10.3.1 MAX+plusII的安裝
10.3.2 啟動MAX+plusII
10.4 MAX+plusII設計平台的使用方法
10.4.1 設計輸入
10.4.2 設計編譯
10.4.3 設計驗證
10.4.4 器件編程
10.5 可程式邏輯器件實驗
10.5.1 EPM7128S的管腳圖及主要電氣參數
10.5.2 用VHDL設計PLD的實驗
10.6 數字系統設計課題
10.6.1 課題一 交通燈控制器
10.6.2 課題二 三層電梯控制器
10.6.3 課題三 桌球遊戲機
10.6.4 課題四 數字頻率計
10.6.5 課題五 數字鎖
10.6.6 課題六 數字日曆
10.6.7 課題七 數字鐘
10.6.8 課題八 智慧型函式發生器
10.6.9 課題九 智慧型競賽搶答器
10.6.10 課題十 數據採集與監測
系統
參考文獻
1.1 進位計數制
1.1.1 基數和權
1.1.2 2n進制數之間的轉換
1.1.3 十進制數和2n進制數之間的轉換
1.2 二-十進制編碼
1.2.1 幾種二-十進制編碼
1.2.2 二-十進制代碼的加法
1.3 格雷(Gray)碼
1.4 差錯檢測碼
1.4.1 奇偶校驗碼
1.4.2 五中取二碼和六中取二碼
1.5 習題
第2章 邏輯代數基礎
2.1 基本概念
2.1.1 邏輯變數和邏輯函式
2.1.2 基本邏輯運算
2.1.3 導出邏輯運算
2.1.4 邏輯函式的表示方法
2.2 邏輯代數的定理和規則
2.2.1 邏輯代數的基本定律
2.2.2 常用公式
2.2.3 展開定理
2.2.4 邏輯代數的三個規則
2.3 邏輯函式的標準表達式
2.3.1 標準"與或"式
2.3.2 標準"或與"式
2.3.3 不完全確定的邏輯函式
2.4 邏輯函式的化簡方法
2.4.1 邏輯函式式的化簡目標
2.4.2 代數化簡法
2.4.3 卡諾圖法化簡邏輯函式
2.5 習題
第3章 集成邏輯門電路
3.1 概述
3.1.1 電壓電平
3.1.2 正邏輯和負邏輯
3.2 MOS電晶體
3.2.1 MOS電晶體的分類
3.2.2 MOS管的三個工作區
3.2.3 MOS管的開關時間
3.3 CMOS反相器
3.3.1 CMOS反相器的結構及工作原理
3.3.2 CMOS反相器的電壓傳輸特性
3.3.3 CMOS反相器的功耗
3.3.4 CMOS反相器的開關時間
3.4 CMOS其他邏輯門電路
3.4.1 CMOS與非門
3.4.2 CMOS或非門
3.4.3 門的輸入端數的擴展
3.4.4 緩衝門、與門及或門
3.4.5 CMOS與或非門和異或門
3.4.6 CMOS傳輸門
3.5 CMOS積體電路的輸出結構
3.5.1 推輓輸出
3.5.2 三態輸出
3.5.3 漏極開路輸出
3.5.4 施密特觸發器
3.6 CMOS邏輯系列
3.6.1 HC和HCT系列
3.6.2 VHC和VHCT
3.6.3 FAC和FACT
3.6.4 CMOS電路使用中應注意的問題
3.7 雙極型集成邏輯電路
3.7.1 晶體三極體非門
3.7.2 肖特基晶體三極體
3.8 TTL邏輯門電路
3.8.1 TTL與非門電路
3.8.2 LSTTL或非門
3.8.3 TTL系列
3.8.4 TTL電路使用中注意的問題
3.9 ECL邏輯電路
3.9.1 基本ECL電路
3.9.2 ECL系列
3.9.3 ECL電路使用中應注意的問題
3.10 邏輯門的混合邏輯符號
3.10.1 緩衝門的混合邏輯符號
3.10. 2 與門和與非門的混合邏輯符號
3.10.3 或門及或非門的混合邏輯符號
3.11 習題
第4章 組合邏輯電路
4.1 組合邏輯電路的分析
4.1.1 組合邏輯電路的分析步驟
4.1.2 分析舉例
4.2 中規模組合邏輯電路
4.2.1 編碼器
4.2.2 解碼器
4.2.3 數據選擇器
4.2.4 加法器
4.2.5 數值比較器
4.2.6 奇偶校驗器
4.3 組合邏輯電路的綜合
4.3.1 組合邏輯電路的綜合方法
4.3.2 組合邏輯電路設計舉例
4.4 組合邏輯電路中的競爭與冒險
4.4.1 冒險的分類
4.4.2 冒險的檢查及消除
4.5 習題
第5章 VHDL描述組合邏輯電路
5.1 硬體描述語言VHDL
5.1.1 設計過程
5.1.2 VHDL語言的基本特點
5.2 VHDL描述的基本結構
5.2.1 實體描述
5.2.2 結構體描述
5.3 數據類型、運算符和表達式
5.3.1 枚舉類型
5.3.2 數組類型
5.3.3 子類型
5.3.4 VHDL運算符
5.3.5 常量的定義
5.3.6 VHDL表達式
5.4 VHDL的庫和包
5.4.1 VHDL庫的種類和使用
5.4.2 程式包
5.4.3 庫和程式包的引用
5.4.4 函式和過程
5.5 並行處理語句
5.5.1 並行賦值語句
5.5.2 條件賦值語句
5.5，3 選擇信號賦值語句
5.6 順序描述語句
5.6.1 PROCESS語句
5.6.2 信號和變數賦值語句
5.6.3 分支語句
5.6.4 循環語句
5.7 結構描述語句
5.7.1 部件聲明語句
5.7.2 部件描述語句
5.7.3 重複部件的描述
5.8 VHDL描述組合邏輯電路
5.8.1 解碼電路的描述
5.8.2 三態門的描述
5.8.3 編碼器的描述
5.9 習題
第6章 集成觸發器
6.1 觸發器的基本特性及其記憶作用
6.2 電位型觸發器
6.2.1 基本RS觸發器
6.2.2 帶使能端的RS觸發器
6.2.3 D觸發器
6.2.4 鎖存器
6.3 時鐘控制的集成觸發器
6.3.1 主從觸發器
6.3.2 T觸發器
6.3.3 邊沿觸發器
6.4 觸發器的邏輯符號
6.5 CMOS觸發器
6.5.1 帶使能端D觸發器
6.5.2 CMOS主從D觸發器
6.5.3 CMOSJK觸發器
6.6 集成觸發器的時間參數
6.6.1 建立時間和保持時間
6.6.2 時鐘信號的時間參數
6.7 觸發器的VHDL描述
6.7.1 電位型觸發器的VHDL描述
6.7.2 鐘控型觸發器的描述
6.8 習題
第7章 時序邏輯電路的分析、設計和描述
7.1 時序電路基礎
7.1.1 同步時序電路的分類和描述
7.1.2 常用時序電路
7.2 常用同步時序電路的分析
7.2.1 同步時序電路分析的步驟
7.2.2 同步計數器的分析
7.2.3 移位暫存器及其套用電路的分析
7.3 常用時序電路的設計
7.3.1 基本的設計步驟
7.3.2 同步計數器的設計
7.3.3 序列信號發生器
7.3.4 M序列發生器
7.4 異步計數器
7.4.1 異步計數器的基本形式
7.4.2 異步計數器的分析
7.5 中規模時序積體電路
7.5.1 中規模集成計數器
7.5.2 中規模計數器的套用
7.5.3 中規模移位暫存器
7.5.4 中規模移位暫存器的套用
7.5.5 時序部件的VHDL描述
7.6 一般時序電路的分析和設計
7.6.1 一般時序電路的分析
7.6.2 一般時序電路的設計
7.6.3 時序機的VHDL描述
7.7 習題
第8章 可程式邏輯器件
8.1 概述
8.1.1 專用積體電路的分類
8.1.2 PLD的基本結構
8.1.3 PLD電路的表示方法
8.1.4 PLD的分類
8.1.5 PLD的性能特點
8.2 唯讀存儲器ROM
8.2.1 ROM的邏輯結構
8.2.2 ROM的分類
8.2.3 ROM的套用
8.3 可程式陣列邏輯(PAL)
8.3.1 PAL的基本結構
8.3.2 PAL16L8的邏輯結構圖及套用
8.4 通用陣列邏輯(GAL)
8.4.1 GAL的性能特點
8.4.2 GAL的結構
8.4.3 輸出邏輯宏單元OLMC
8.5 可擦除可程式的邏輯器件(EPLD)
8.5.1 MAX7000系列器件的結構
8.5.2 宏單元(MACROCELL)
8.5.3 擴展乘積項
8.5.4 PIA和I/O控制塊
8.5.5 EPM7128S套用舉例
8.6 複雜的可程式邏輯器件(CPLD)
8.6.1 FLEX 10K器件的結構
8.6.2 嵌入陣列塊(EAB)
8.6.3 邏輯陣列塊(LAB)
8.6.4 邏輯單元(LE)
8.6.5 快速通道互連
8.6.6 輸入輸出單元(IOE)
8.7 現場可程式門陣列(FPGA)的特點
8.7.1 FPGA的基本結構
8.7.2 FPGA的特點
8.8 習題
第9章 數字系統設計
9.1 層次化結構設計
9.1.1 設計的層次
9.1.2 系統結構的分解
9.2 自頂向下設計方法
9.2.1 自頂向下設計方法的基本設計過程
9.2.2 數字系統的基本劃分
9.3 複數運算器的設計
9.3.1 設計要求
9.3.2 確定系統接口
9.3.3 系統劃分
9.3.4 系統描述
9.4 習題
第10章 數字邏輯電路實驗
10.1 數字邏輯電路實驗的基本知識
10.1.1 數字積體電路器件簡介
10.1.2 數字邏輯電路的測試
10.1.3 數字電路常見故障的查找與排除
10.1.4 實驗報告的撰寫
10.2 數字電路的基本實驗
10.2.1 實驗一 常用數字儀表的使用
10.2，2 實驗二 邏輯門的電壓傳輸特性及參數測量
10.2.3 實驗三 組合邏輯電路的套用(一)
10.2.4 實驗四 組合邏輯電路的套用(二)
10.2.5 實驗五 觸發器及移位暫存器的套用
10.2.6 實驗六 MSI計數器的套用
10.3 MAX+plusII軟體開發系統及其安裝
10.3.1 MAX+plusII的安裝
10.3.2 啟動MAX+plusII
10.4 MAX+plusII設計平台的使用方法
10.4.1 設計輸入
10.4.2 設計編譯
10.4.3 設計驗證
10.4.4 器件編程
10.5 可程式邏輯器件實驗
10.5.1 EPM7128S的管腳圖及主要電氣參數
10.5.2 用VHDL設計PLD的實驗
10.6 數字系統設計課題
10.6.1 課題一 交通燈控制器
10.6.2 課題二 三層電梯控制器
10.6.3 課題三 桌球遊戲機
10.6.4 課題四 數字頻率計
10.6.5 課題五 數字鎖
10.6.6 課題六 數字日曆
10.6.7 課題七 數字鐘
10.6.8 課題八 智慧型函式發生器
10.6.9 課題九 智慧型競賽搶答器
10.6.10 課題十 數據採集與監測
系統
參考文獻
文摘
插圖：
序言
21世紀是信息化的時代，數位化是人類進入信息化的必要條件。 “數字邏輯設計與VHDL描述”是數位化的基礎，因此“數字邏輯設計與VHDL描述”課程是通信工程、計算機、自動控制、電子工程等電類專業和機電一體化非電類專業的一門專業基礎課，也是一門發展最快、套用最廣的學科。
隨著計算技術和數位技術的發展，在現代電子設備中，單純用模擬電路實現的已經很少見，通常只在微弱信號放大、高頻數據採集和大功率輸出等局部電路採用模擬電路，其餘部分廣泛採用數字電路。因此，對大多數電子設備而言，其整體部分是數字系統。為此，對數字電路的分析與設計，就成為電子工程技術人員必備的專業基礎知識。
在數字電路與數字系統中，所用邏輯組件已由20世紀60年代的小規模集成（SSI）、20世紀70年代後的中規模集成（MSl）標準邏輯部件，發展到目前的大規模集成（LSI）、超大規模集成（VLSl）、專用積體電路（ASIC）。積體電路工藝已由TTL為主變為以CMOS為主。相應地，數字邏輯電路的設計方法也在不停地演變和發展，使數字系統的設計從傳統的單純硬體設計方法，變為計算機軟硬體協同設計的方法。它使電子設計自動化（EDA）和電子系統設計自動化（ESDA）成為現代電子系統設計和製造中的主要技術手段。
EDA和ESDA技術是現代電子工程師進行電子系統和電子工程設計所必須掌握的技術。
為了適應電子系統設計技術的發展，培養面向21世紀、參與國內外市場競爭的電子技術人材，本書在保留“數字電路與邏輯設計”的系統性和完整性基礎上，對中小規模的內容作了適當精簡，在門電路部分以介紹CMOS為主，在組合和時序電路方面，加強了大規模組件方面的內容，特別是在可程式邏輯器件（PLD）方面的編程（用VHDL語言）和使用，作了較詳細的介紹。本書為讀者提供了獨立分析和設計數字電路和數字系統的工具，並幫助讀者建立規範有序的思維習慣，以提高分析和解決實際問題的能力。
本書既重視基本的邏輯設計概念和方法的介紹，也重視對於用硬體描述語言描述和設計數字電路的介紹。為了使讀者能夠較早地接觸和充分掌握VHDL語言的使用，我們採用一邊介紹語言，一邊介紹語言的套用，最後介紹對於數字系統的描述。
《數字邏輯設計和VHDL描述》出版後，受到了普遍的關注，認為數字邏輯設計和硬體描述語言的結合是一種發展趨勢，所以教材有很好的參考價值。
數字邏輯設計是一門實踐性很強的課程，許多概念和方法需要在實踐中進一步加深理解，並且，在實踐中提高學生的套用能力。為此，我們在這次再版時，專門增加了一章介紹數字邏輯實驗。其中，介紹了實驗操作的基本知識，提供了一批實驗題目。實驗題目分為基本實驗、PLD實驗和課程設計題目。基本實驗的題目數量不是很多，但都是經過精心挑選的。學生必須經過必要的硬體實驗，才會有基本的處理實際問題的能力。PLD實驗是軟體模擬實驗，通過這些實驗可以熟悉VHDL語言的使用以及邏輯模擬的基本過程，進一步掌握有關電路的設計方法。最後的“數字系統設計課題”，可以作為課程設計的選題。這些題目的綜合性和實用型都比較強，對於學生的能力培養很有促進作用。
本書是作者依據多年教學和科研的經驗，參考國內外優秀教材編寫而成的。全書共分為10章，第1～3章是預備知識。內容包括數制與編碼、邏輯代數基礎和集成邏輯門電路。主要介紹了二進制數和其他進制數之間的互換，二進制數的算術運算，幾種常用的二—十進制代碼及其加法運算，格雷碼和差錯檢測碼。對於邏輯函式的化簡，只介紹代數法和卡諾圖法。在門電路部分主要介紹CMOS積體電路的結構和外特性等。對TTL和ECL電路只作簡要介紹。
第4章組合邏輯電路。結合實際例子介紹使用中、小規模積體電路進行邏輯設計的方法。
第5章開始引入VHDL語言及其描述。先介紹最基本的描述方法和語句，並結合對於組合電路的描述，使讀者開始熟悉和運用這種方法。
第6章介紹集成觸發器，也介紹用VHDL語言對於時序電路進行描述的基本方法。
第7章介紹時序邏輯電路的分析和設計。內容包括使用中、小規模積體電路的設計，以及用VHDL語言對時序電路和系統進行描述的方法。
第8章是可程式邏輯器件，介紹了可程式邏輯器件的工作原理，PAL、GAL和CPLD晶片的結構和原理，對於門陣列只作了簡單的介紹。
第9章是數字系統設計，希望讀者通過這一章的學習能夠開始自己設計數字系統。
第10章是數字邏輯電路實驗，介紹實驗基本知識，提供大量實驗課題。
本書在每章後面有一定數量的習題，其中有些題有一定難度。作者的意圖在於引起讀者思考，並加深讀者對所學內容的理解與掌握，習題數量比較多，為教師和同學提供了選擇的機會。我們將考慮編寫和出版有關的習題解答和實驗指導。
為便於老師們使用本教材。我們編寫了本書的電子教案，請登錄下載。
本書的第1、2、3、4、8章由安德寧編寫，第5、6、7、9由徐惠民編寫，第10章由徐惠民和安德寧共同編寫。彭家浚、李春宜、韓玉芬、徐晶、龔乃緒等也參與了本書編寫的有關工作。
本書對於VHDL語言的介紹只是基本的，全面的學習可參見有關的資料。
由於作者水平有限，加之時間倉促，書中難免存在缺點和錯誤，懇請廣大讀者批評指正。我們的郵件地址是，歡迎聯繫。
隨著計算技術和數位技術的發展，在現代電子設備中，單純用模擬電路實現的已經很少見，通常只在微弱信號放大、高頻數據採集和大功率輸出等局部電路採用模擬電路，其餘部分廣泛採用數字電路。因此，對大多數電子設備而言，其整體部分是數字系統。為此，對數字電路的分析與設計，就成為電子工程技術人員必備的專業基礎知識。
在數字電路與數字系統中，所用邏輯組件已由20世紀60年代的小規模集成（SSI）、20世紀70年代後的中規模集成（MSl）標準邏輯部件，發展到目前的大規模集成（LSI）、超大規模集成（VLSl）、專用積體電路（ASIC）。積體電路工藝已由TTL為主變為以CMOS為主。相應地，數字邏輯電路的設計方法也在不停地演變和發展，使數字系統的設計從傳統的單純硬體設計方法，變為計算機軟硬體協同設計的方法。它使電子設計自動化（EDA）和電子系統設計自動化（ESDA）成為現代電子系統設計和製造中的主要技術手段。
EDA和ESDA技術是現代電子工程師進行電子系統和電子工程設計所必須掌握的技術。
為了適應電子系統設計技術的發展，培養面向21世紀、參與國內外市場競爭的電子技術人材，本書在保留“數字電路與邏輯設計”的系統性和完整性基礎上，對中小規模的內容作了適當精簡，在門電路部分以介紹CMOS為主，在組合和時序電路方面，加強了大規模組件方面的內容，特別是在可程式邏輯器件（PLD）方面的編程（用VHDL語言）和使用，作了較詳細的介紹。本書為讀者提供了獨立分析和設計數字電路和數字系統的工具，並幫助讀者建立規範有序的思維習慣，以提高分析和解決實際問題的能力。
本書既重視基本的邏輯設計概念和方法的介紹，也重視對於用硬體描述語言描述和設計數字電路的介紹。為了使讀者能夠較早地接觸和充分掌握VHDL語言的使用，我們採用一邊介紹語言，一邊介紹語言的套用，最後介紹對於數字系統的描述。
《數字邏輯設計和VHDL描述》出版後，受到了普遍的關注，認為數字邏輯設計和硬體描述語言的結合是一種發展趨勢，所以教材有很好的參考價值。
數字邏輯設計是一門實踐性很強的課程，許多概念和方法需要在實踐中進一步加深理解，並且，在實踐中提高學生的套用能力。為此，我們在這次再版時，專門增加了一章介紹數字邏輯實驗。其中，介紹了實驗操作的基本知識，提供了一批實驗題目。實驗題目分為基本實驗、PLD實驗和課程設計題目。基本實驗的題目數量不是很多，但都是經過精心挑選的。學生必須經過必要的硬體實驗，才會有基本的處理實際問題的能力。PLD實驗是軟體模擬實驗，通過這些實驗可以熟悉VHDL語言的使用以及邏輯模擬的基本過程，進一步掌握有關電路的設計方法。最後的“數字系統設計課題”，可以作為課程設計的選題。這些題目的綜合性和實用型都比較強，對於學生的能力培養很有促進作用。
本書是作者依據多年教學和科研的經驗，參考國內外優秀教材編寫而成的。全書共分為10章，第1～3章是預備知識。內容包括數制與編碼、邏輯代數基礎和集成邏輯門電路。主要介紹了二進制數和其他進制數之間的互換，二進制數的算術運算，幾種常用的二—十進制代碼及其加法運算，格雷碼和差錯檢測碼。對於邏輯函式的化簡，只介紹代數法和卡諾圖法。在門電路部分主要介紹CMOS積體電路的結構和外特性等。對TTL和ECL電路只作簡要介紹。
第4章組合邏輯電路。結合實際例子介紹使用中、小規模積體電路進行邏輯設計的方法。
第5章開始引入VHDL語言及其描述。先介紹最基本的描述方法和語句，並結合對於組合電路的描述，使讀者開始熟悉和運用這種方法。
第6章介紹集成觸發器，也介紹用VHDL語言對於時序電路進行描述的基本方法。
第7章介紹時序邏輯電路的分析和設計。內容包括使用中、小規模積體電路的設計，以及用VHDL語言對時序電路和系統進行描述的方法。
第8章是可程式邏輯器件，介紹了可程式邏輯器件的工作原理，PAL、GAL和CPLD晶片的結構和原理，對於門陣列只作了簡單的介紹。
第9章是數字系統設計，希望讀者通過這一章的學習能夠開始自己設計數字系統。
第10章是數字邏輯電路實驗，介紹實驗基本知識，提供大量實驗課題。
本書在每章後面有一定數量的習題，其中有些題有一定難度。作者的意圖在於引起讀者思考，並加深讀者對所學內容的理解與掌握，習題數量比較多，為教師和同學提供了選擇的機會。我們將考慮編寫和出版有關的習題解答和實驗指導。
為便於老師們使用本教材。我們編寫了本書的電子教案，請登錄下載。
本書的第1、2、3、4、8章由安德寧編寫，第5、6、7、9由徐惠民編寫，第10章由徐惠民和安德寧共同編寫。彭家浚、李春宜、韓玉芬、徐晶、龔乃緒等也參與了本書編寫的有關工作。
本書對於VHDL語言的介紹只是基本的，全面的學習可參見有關的資料。
由於作者水平有限，加之時間倉促，書中難免存在缺點和錯誤，懇請廣大讀者批評指正。我們的郵件地址是，歡迎聯繫。
