基本介紹
- 中文名：柵氧化層
- 外文名：Gate oxide layer
- 缺陷：高密度的電子和空穴陷阱
- 依賴：柵氧化層的厚度
- 影響：電場強度
- 學科：電子技術
氧化層的缺陷,泄漏電流,影響因素,可靠性的降低,
氧化層的缺陷
氧化層主要有三個方面的問題：
(1)矽氧化層在靠近矽的附近有很多缺陷，如高密度的電子和空穴陷阱。這些陷阱能引入快界面態，造成偏壓與溫度應力下的電荷不穩定性。
(3)普遍認為在矽附近100nm厚的氧化層區是屬於缺陷較多的區，如氧化層局部生長速率不均勻弓I起的小斑點和氧化層針孔。
泄漏電流
柵氧化層的泄漏電流通常遠小於器件的導通態電流，對器件的正常工作不會產生致命的影響，但會對器件的靜態功耗造成不良影響。對於下一-代納米級CMOS器件，柵有源區的總面積可能會低於0.1cm，此時如果電源電壓V∞≈1V的話，柵電流密度的最大允許值應該在1A/cm的數量級，由下圖《柵電流密度》可知。
柵電流密度
達到這一限制的氧化層厚度為2nm，當氧化層減薄到2nm以下，由隧穿電流引起的CMOS電路晶片的靜態功耗將達到100mW數量級，這對於實際套用而言是無法接受的。換句話說，體矽CMOS溝道長度只能縮小到25~50nm，除非採用新的柵介質材料來取代現用的二氧化矽介質。動態隨機存儲器(DRAM)的性能對柵氧化層漏電流更為敏感，因此要求其氧化層的極限厚度更大些。
影響因素
從傳統的角度來看，柵氧化層的減薄會導致電場強度的增加，因而使與時間相關的擊穿(TDDB)更容易發生，從而縮短器件的壽命。然而，理論和實驗研究結果都證明，對於納米級CMOS器件這個問題並不突出。
原因在於當電源電壓降低到1V左右的時候，跨越氧化層的電子的能量大幅度降低，已不足以對氧化層產生損傷，因此難以發生TDDB擊穿。至少在氧化的厚度2nm以上的CMOS器件中，TDDB擊穿不構成限制因素。
氧化層減薄引起的另一個問題是反型層電荷的減少，器件跨導會因此而下降，這是由反型層量子化效應和多晶矽姍耗盡效應引起的。由於反型層量子化效應的存在，反型層電子密度的峰值出現在矽表面以下約1nm處，這將使等效的柵電容減小，進而使有效的反型層電荷減少。
據估算，由此將導致等效氧化層厚度比氧化層厚度的物理厚度增加0.3~0.4nm。類似地，多晶矽柵耗盡效應也會引起等效柵電容及反型層電荷的減小。氧化層越薄，上述兩種效應就越顯著，對於多晶矽摻雜濃度為10cm，氧化層厚度為2nm的CMOS器件，在1.5V的柵壓下，反型層電荷的損失比例大約為20%。
可靠性的降低
MOS電晶體的性能依賴於柵氧化層的厚度。柵氧化層厚度的降低，增強了電晶體的電流驅動能力，提高了速度和功率特性。因此在工藝縮減中降低柵氧化層厚度可以有效地提高電晶體性能，然而薄的氧化層會加重電流遂穿效應並降低氧化層可靠性。
隨著現代數字CMOS工藝中柵氧化層厚度達到了幾個分子層(幾納米)的水平，電源電壓被柵氧層的電場所限制”。電源電壓的變化會使加在柵氧層的電壓高於標稱電壓，降低器件的長期可靠性。需要限制電源和地電壓的過沖，來避免電晶體可靠性的顯著下降。
