《門電路複合應力模式下NBTI的退化機制及建模》是依託華東師範大學，由李小進擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：門電路複合應力模式下NBTI的退化機制及建模
- 項目類別：青年科學基金項目
- 項目負責人：李小進
- 依託單位：華東師範大學
項目摘要,結題摘要,
項目摘要
負偏壓溫度不穩定性（NBTI）是制約納米器件/電路性能及壽命的關鍵因素。其形成機理複雜，較難準確完整地表征。特別在應力多變的低功耗模式下，準確退化模型的缺失已成為制約納米積體電路可靠性設計的主要瓶頸。本項目以門電路複合應力模式下的NBTI退化特性為研究對象，對其退化規律、機制和數學建模進行研究。具體內容包括：數值求解三種不同SiO2/多晶矽柵界面邊界條件下的反應擴散（R-D）方程，分析複合應力驅動模式下Si/SiO2界面、柵氧化層和多晶矽柵中H2/H連續擴散濃度分布變化規律；建立複合應力模式下長時動態△Vth退化數學模型；設計基於延遲單元的退化測試電路，並進行測試；編寫UDRM函式並仿真延遲數據通道，對比仿真與測試，修正並完善本項目擬提出的△Vth退化數學模型。本項目旨在揭示多變應力模式下的NBTI退化規律及其形成機制，為納米積體電路可靠性設計提供準確的NBTI退化模型。
結題摘要
負偏壓溫度不穩定性（NBTI）是制約納米器件/電路性能及壽命的關鍵因素。其形成機理複雜，在應力多變的低功耗模式下，準確退化模型的缺失已成為制約納米積體電路可靠性設計的主要瓶頸，是國內外該領域的研究熱點。本項目以門電路複合應力模式下的NBTI 退化特性為研究對象，對其退化規律、機制和數學建模進行研究。課題組具體研究內容包括：（1）基於國內華力40納米CMOS平面工藝，進行了延遲測試單元的電路設計、仿真、版圖實現和流片，為獲取40納米工藝NBTI退化數據奠定了基礎，申請發明專利2項；（2）設計了兩種測試平台，包括Labview測試平台和FPGA的測試平台，並進行了調試實現；（3）對兩種不同尺寸單PMOS管（9um/9um，0.9um/0.036um）進行了測試（Vstr=1.8V和2.3V，溫度T=85度和125度）；（4）基於本課題組所設計的測試電路進行測試，獲得了相應的測試數據，並與單管測試數據進行了比對；（5）提出了Coarse+Fine的模型參數提取方法，粗提取採用坐標線性變換，確定參數變化範圍，再進一步利用遺傳算法進行參數精提取，同時開發相應的參數提取軟體（基於Matlab），申請發明專利1項；（6）從理論角度著手，提出複合應力模式（DVFS）下的NBTI退化模型，對原有傳統模型進行了修正，使得修正後模型可精確跟蹤電路在DVFS模式下的退化過程，並在IEEE Transaction DMR上發表SCI論文1篇；（7）對邏輯門電路退化進行理論分析，並提出了基本邏輯門電路的退化依賴關係表達式，為門級電路退化的描述提供了理論基礎。本項目旨在揭示了多變應力模式下的 NBTI 退化規律，為納米積體電路可靠性設計提供準確的 NBTI 退化模型。
