FPGA時序約束與分析

內容簡介

《FPGA時序約束與分析》首先介紹時序約束相關的基本概念；然後從時鐘、建立時間和保持時間等概念入手，詳細地闡述時序分析理論中的基本時序路徑；隨後結合實際的約束語法，對主時鐘約束、虛擬時鐘約束、時鐘特性約束、衍生時鐘約束、I/O接口約束、多周期約束、虛假路徑約束、**/小延時約束等進行詳細的介紹，除基本理論與約束語法的解釋說明外，還提供了豐富的語法使用實例、工具使用實例以及工程套用實例。時序約束與分析是FPGA開發設計必須掌握的高級技能，通過本書基礎理論與工程實例的結合，相信能夠幫助廣大的FPGA學習者快速掌握這項技能並學以致用。《FPGA時序約束與分析》適合作為從事FPGA開發的工程師或研究人員的參考書籍，也可作為高等院校相關專業FPGA課程的教材。

圖書目錄

第1章時序約束概述

1.1什麼是時序約束

1.2為什麼要做時序約束

1.3時序約束的基本路徑

1.4時序約束的基本流程

1.5時序約束的主要方法

1.5.1使用GUI輸入約束

1.5.2手動輸入約束

1.6約束檔案管理

第2章基本的時序路徑

2.1時鐘的基本概念

2.1.1時鐘定義

2.1.2時鐘偏差

2.2建立時間與保持時間

2.3暫存器到暫存器的時序路徑分析

2.3.1數據路徑和時鐘路徑

2.3.2數據到達路徑和數據需求路徑

2.3.3啟動沿、鎖存沿、建立時間關係和保持時間關係

2.3.4暫存器到暫存器路徑分析

2.4引腳到暫存器的時序路徑分析

2.4.1系統同步接口與源同步接口

2.4.2系統同步接口的路徑分析

2.4.3源同步接口的路徑分析

2.5暫存器到引腳的時序路徑分析

2.5.1系統同步接口的路徑分析

2.5.2源同步接口的路徑分析

2.6引腳到引腳的時序路徑分析

第3章主時鐘與虛擬時鐘約束

3.1主時鐘約束

3.1.1主時鐘約束語法

3.1.2識別設計時鐘

3.2主時鐘約束實例

實例3.1：引腳輸入的主時鐘約束

實例3.2：引腳輸入的主時鐘約束

實例3.3：高速傳輸器輸出的主時鐘約束

實例3.4：硬體原語輸出的主時鐘約束

實例3.5：差分信號的主時鐘約束

3.3主時鐘約束分析

實例3.6：使用GUI約束輸入時鐘引腳

實例3.7： Clocking Wizard IP主時鐘自動約束

實例3.8：查看主時鐘時序路徑的分析報告

實例3.9：跨時鐘域的時序分析

3.4虛擬時鐘約束

3.5虛擬時鐘約束實例

FPGA時序約束與分析

基本介紹

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