《綜合與時序分析的設計約束》是2018年2月機械工業出版社出版的圖書，作者是［美］斯里達爾·甘加達蘭。
基本介紹
- 中文名：綜合與時序分析的設計約束
- 作者：［美］斯里達爾·甘加達蘭
- 出版社：機械工業出版社
- 出版時間：2018年2月
- ISBN：9787111588948
內容簡介,圖書目錄,
內容簡介
本書為積體電路時序約束設計的指南，指導讀者通過指定的時序要求，充分發揮IC設計的性能。本書內容包括受時序約束的關鍵環節的設計流程、綜合時序分析、靜態時序分析和布局布線等。本書首先詳細講解時序要求的概念，然後詳細解釋如何將其套用於設計流程中的特定階段，後通過實踐介紹在Synopsys約束設計下（SDC）業界領先約束的格式。
圖書目錄
目 錄
譯者序
推薦序
前言
致謝一
致謝二
第1章 緒論 1
1.1 ASIC設計流程 1
1.2 FPGA設計流程 4
1.3 ASIC和FPGA設計流程中的時序約束 6
1.4 納米級設計中的時序約束問題 6
1.5 小結 7
第2章 綜合的基礎知識 8
2.1 綜合的解釋 8
2.2 時序約束在綜合中的作用 8
2.2.1 最佳化 9
2.2.2 輸入重排序 9
2.2.3 輸入緩衝 10
2.2.4 輸出緩衝 11
2.3 綜合中面臨的普遍問題 11
2.3.1 設計畫分 11
2.3.2 更新約束 12
2.3.3 多時鐘設計 12
2.4 小結 12
第3章 時序分析與約束 14
3.1 靜態時序分析 14
3.2 時序約束在STA中的作用 15
3.2.1 約束作為聲明 16
3.2.2 約束作為斷言 16
3.2.3 約束作為指令 16
3.2.4 約束作為異常 17
3.2.5 約束的角色變化 17
3.3 STA中的常見問題 18
3.3.1 無功能檢查 18
3.3.2 無聲明檢查 18
3.3.3 要求正確 18
3.3.4 約束中的常見錯誤 19
3.3.5 好約束的特徵 20
3.4 延遲計算與STA 21
3.5 時序路徑 21
3.5.1 起點和終點 22
3.5.2 打斷路徑 23
3.5.3 功能路徑與時序路徑 23
3.5.4 時鐘路徑與數據路徑 23
3.6 建立與保持 24
3.6.1 建立分析 24
3.6.2 保持分析 24
3.6.3 其他分析 25
3.7 裕度 25
3.8 片上變化 26
3.9 小結 27
第4章 通過Tcl擴展SDC 28
4.1 時序約束的歷史 28
4.2 Tcl基礎知識 29
4.2.1 Tcl變數 29
4.2.2 Tcl列表 30
4.2.3 Tcl表達式與運算符 31
4.2.4 Tcl的控制流語句 31
4.2.5 其他Tcl命令 33
4.3 SDC綜述 33
4.3.1 時序約束 34
4.3.2 面積與功率約束 34
4.3.3 設計規則約束 34
4.3.4 接口約束 34
4.3.5 特定模式和配置約束 34
4.3.6 設計約束異常 35
4.3.7 其他命令 35
4.4 SDC中的設計查詢 35
4.5 SDC作為標準 36
4.6 小結 36
第5章 時鐘 37
5.1 時鐘周期和頻率 37
5.2 時鐘沿和占空比 38
5.3 creat_clock 39
5.3.1 定義時鐘周期 39
5.3.2 標識時鐘源 39
5.3.3 命名時鐘 40
5.3.4 指定占空比 40
5.3.5 同源多時鐘 41
5.3.6 注釋時鐘 42
5.4 虛擬時鐘 42
5.5 其他時鐘特徵 43
5.6 時鐘規格的重要性 43
5.7 小結 44
第6章 生成時鐘 45
6.1 時鐘分頻器 45
6.2 時鐘乘法器 46
6.3 時鐘門控 46
6.4 create_generated_clock 47
6.4.1 定義生成時鐘的對象 47
6.4.2 定義生成時鐘的源 48
6.4.3 時鐘命名 48
6.4.4 設定生成時鐘的特性 48
6.4.5 時鐘沿位移 51
6.4.6 多個同源時鐘 52
6.4.7 使能組合電路路徑 53
6.5 生成時鐘相關的注意事項 54
6.6 小結 54
第7章 時鐘組 55
7.1 建立和保持時序檢查 55
7.1.1 高速至低速時鐘 56
7.1.2 低速至高速時鐘 57
7.1.3 多個時鐘於不同周期內同步 57
7.1.4 異步時鐘 58
7.2 邏輯和物理獨立時鐘 58
7.3 串擾 59
7.4 set_clock_group 60
7.5 時鐘組相關的注意事項 62
7.6 小結 62
第8章 其他時鐘特性 63
8.1 過渡時間 63
8.2 set_clock_transition 64
8.3 偏斜和抖動 65
8.4 set_clock_uncertainty 65
8.4.1 內部時鐘不確定度 66
8.4.2 互動時鐘不確定度 66
8.5 時鐘延遲 67
8.6 set_clock_latency 68
8.7 時鐘路徑的單邊性 70
8.8 set_clock_sense 71
8.9 理想網路 72
8.10 小結 73
第9章 連線埠延遲 74
9.1 輸入有效 74
9.1.1 最小和最大有效時間 75
9.1.2 多時鐘 75
9.1.3 理解輸入信號的到達時間 76
9.2 輸出要求 77
9.2.1 最小和最大要求時間 78
9.2.2 多個參考事件 78
9.2.3 理解輸出要求時間 79
9.3 set_input_delay 79
9.3.1 時鐘規格 79
9.3.2 -level_sensitive 80
9.3.3 rise/fall 限定符 80
9.3.4 min/max限定符 81
9.3.5 -add_delay 81
9.3.6 時鐘延遲 82
9.3.7 完成輸入延遲約束 83
9.4 set_output_delay 83
9.4.1 時鐘規格 83
9.4.2 -level_sensitive 83
9.4.3 rise/fall限定符 84
9.4.4 min/max限定符 84
9.4.5 -add_delay 84
9.4.6 時鐘延遲 84
9.4.7 完成輸出延遲約束 84
9.5 輸入延遲和輸出延遲之間的關係 84
9.6 時序分析實例 85
9.6.1 輸入延遲：最大輸入延遲 86
9.6.2 輸入延遲：最小輸入延遲 87
9.6.3 輸出延遲：最大輸出延遲 87
9.6.4 輸出延遲：最小輸出延遲 88
9.7 負延遲 89
9.8 小結 90
第10章 完整的連線埠約束 91
10.1 驅動能力 91
10.2 驅動單元 93
10.3 輸入過渡 97
10.4 扇出數 98
10.5 扇出負載 98
10.6 負載 99
10.6.1 淨電容 99
10.6.2 調整引腳負載 99
10.6.3 負載類型 100
10.6.4 負載和扇出負載 100
10.6.5 輸入負載 101
10.7 小結 101
第11章 虛假路徑 102
11.1 簡介 102
11.2 set_false_path 102
11.3 路徑規格 103
11.4 過渡過程規格 105
11.5 建立/保持規格
