設計收斂

設計收斂（英語：Design closure）是積體電路設計過程中，反覆設計、調整設計細節，以使目標電路逐漸滿足一系列設計約束的過程。

基本介紹

• 中文名：設計收斂
• 外文名：Design closure

簡介

積體電路設計的每個步驟（例如靜態時序分析、布局、布線等）都是極其複雜的過程，並形成了若干專門的學科進行研究。

積體電路設計

積體電路設計（英語：Integrated circuit design, IC design），根據當前積體電路的集成規模，亦可稱之為超大規模積體電路設計（VLSI design），是指以積體電路、超大規模積體電路為目標的設計流程。

積體電路設計通常是以“模組”作為設計的單位的。例如，對於多位全加器來說，其次級模組是一位的加法器，而加法器又是由下一級的與門、非門模組構成，與、非門最終可以分解為更低抽象級的CMOS器件。

從抽象級別來說，數字積體電路設計可以是自頂向下的，即先定義了系統最高邏輯層次的功能模組，根據頂層模組的需求來定義子模組，然後逐層繼續分解；設計也可以是自底向上的，即先分別設計最具體的各個模組，然後如同搭積木一般用這些最底層模組來實現上層模組，最終達到最高層次。在許多設計中，自頂向下、自底向上的設計方法學是混合使用的，系統級設計人員對整體體系結構進行規劃，並進行子模組的劃分，而底層的電路設計人員逐層向上設計、最佳化單獨的模組。最後，兩個方向的設計人員在中間某一抽象層次會合，完成整個設計。

靜態時序分析

靜態時序分析（英語：Static Timing Analysis, STA），或稱靜態時序驗證，是電子工程中，對數字電路的時序進行計算、預計的工作流程，該流程不需要通過輸入激勵的方式進行仿真。

傳統上，人們常常將工作時鐘頻率作為高性能的積體電路的特性之一。為了測試電路在指定速率下運行的能力，人們需要在設計過程中測量電路在不同工作階段的延遲。此外，在不同的設計階段（例如邏輯綜合、布局、布線以及一些後續階段）需要對時間最佳化程式內部進行延遲計算（Delay calculation）。儘管可以通過嚴格的SPICE電路仿真來進行此類時間測量，但是這種方法在實用中耗費大量時間。靜態時序分析在電路時序快速、準確的測量中扮演了重要角色。靜態時序分析能夠更快速地完成任務，是因為它使用了簡化的模型，而且它有限地考慮了信號之間的邏輯互動。靜態時序分析在最近幾十年中，成為了相關設計領域中的主要技術方法。

靜態時序分析的最早描述之一是基於1966年的計畫評核術。它的一些更現代的版本和算法則出現於1980年代前期。

布局

布局（英語：placement）是電子設計自動化中的一個重要步驟，在這過程中會把電路元件安置在指定面積的晶片上進行物理設計的流程。如果電路的布局存在設計不良，那么積體電路晶片的性能將會受到影響甚至部分失靈或嚴重的產生故障，而且會因為納米級別的微電路連線設計得不到最佳化（對連線的配置稱為布線），導致晶片的製造效率降低甚至增加了不良品的比率。因此，電路的布局人員必須考慮到對多個參數的最佳化，以使電路成品能夠符合預定的性能要求。

時序收斂

時序收斂（英語：Timing closure）是現場可程式邏輯門陣列、專用積體電路等積體電路設計過程中，調整、修改設計，從而使得所設計的電路滿足時序要求的過程。為了完成上述過程，工程師常常需要在電子設計自動化工具輔助下工作。“時序收斂”一詞有時也用於表達這些要求最終被滿足的狀態。