FPGA深度解析

《FPGA深度解析》是2015年5月北京航空航天大學出版社出版的圖書，作者是樊繼明、陸錦宏。

基本介紹

• 中文名：FPGA深度解析
• 作者：樊繼明、陸錦宏
• ISBN：9787512417595
• 頁數：272頁
• 定價：39元
• 出版社：北京航空航天大學出版社
• 出版時間：2015年5月
• 裝幀：平裝
• 開本：16開

內容簡介

《FPGA深度解析》是一本FPGA開發經驗總結式的書籍，以實例講解的方式詳細介紹了FPGA的概念、使用場景及開發流程，對FPGA的晶片架構做了詳細說明；同時，對FPGA的開發流程，包括可綜合RTL代碼的編寫及驗證、工具的綜合及布局布線、靜態時序分析等概念做了詳細分析。在此基礎上，還詳細介紹了FPGA常用處理模組的設計，對重要的基礎性設計模組，例如異步FIFO、高速SerDes接口以及高速LVDS的接收、抽取濾波器的設計等也進行了深入講解。

《FPGA深度解析》的內容全面、實用，講解通俗易懂，適合沒有形成FPGA設計思想概念但是有一定FPGA開發基礎的設計人員或者是對FPGA設計感興趣的讀者參考。

圖書目錄

第1章FPGA簡介

1.1什麼是FPGA

1.1.1FPGA簡述

1.1.2FPGA與MCU晶片的區別

1.2FPGA的套用場景

1.3FPGA現狀

1.4開發FPGA需要的HDL語言

1.5FPGA設計流程

1.6一個使用FPGA的經典實例

小結

第2章FPGA結構與片上資源

2.1FPGA主要廠商

2.2FPGA的結構

2.3基於LUT的設計方法

2.4LE與LAB

2.5全局網路

2.6可配置I/O

2.7內部存儲資源

2.8實例：FPGA是如何實現用戶設計的

2.9其他資源

小結

第3章可綜合設計與仿真驗證

3.1RTL

3.2可綜合設計

3.2.1整體結構

3.2.2變數類型、時序邏輯與組合邏輯

3.2.3運算符和條件語句

3.2.4例化

3.2.5parameter與define

3.3仿真驗證

3.3.1一個最簡單的Testbench驗證平台實例

3.3.2帶有比對功能和參考模型的驗證模型

3.4與Verilog仿真器有關的一點知識

小結

第4章綜合、布局與布線

4.1工作流程

4.2綜合以及最佳化

4.2.1綜合最佳化的概念

4.2.2RTL代碼綜合最佳化思想

4.3布局與布線

小結

第5章靜態時序分析

5.1什麼叫做靜態時序分析

5.2時序分析模型

5.2.1時序分析最基礎模型

5.2.2晶片外部輸入/輸出時序分析模型

5.3時序分析中的各項參數

5.3.1概述

5.3.2時序分析公式的推導

5.4時序約束檔案的編寫

5.5實例：基於Timequest的時序約束和分析

5.5.1Timequest使用簡介

5.5.2如何閱讀時序報告

小結

第6章功耗控制

6.1CMOS門電路簡介

6.2FPGA功耗的構成

6.3時鐘網路及其功耗

6.4門控時鐘

6.5劃分時鐘區域

6.6RAM的時鐘使能

6.7使用雙沿觸發器

6.8CMOS導通電流

6.9減少供電電壓

6.10改變I/O的終端方式

6.11實例：FPGA低功耗設計

小結

第7章跨時鐘域傳輸

7.1實例：跨時鐘域處理

7.2跨時鐘域的亞穩態現象

7.3亞穩態的多徑傳輸

7.4兩級觸發器同步器

7.5多徑與多級暫存器同步鏈

7.6組合邏輯信號的同步化

7.7快時鐘域信號的同步化

7.8多位信號的跨時鐘域處理

7.9實際設計中規劃跨時鐘方案的重要性

小結

第8章復位電路

8.1復位的用途

8.2無復位電路

8.3異步復位

8.4實例：異步復位測試

8.5同步復位

8.6異步復位與同步撤離

8.7復位網路

8.8多時鐘域復位方案

小結

第9章異步FIFO原理及使用

9.1實例：異步FIFO的套用

9.2同步FIFO與異步FIFO

9.3異步FIFO設計思想

9.4異步FIFO設計中的關鍵技術

9.4.1異步FIFO讀/寫地址採樣

9.4.2FIFO的深度

9.5異步FIFO邏輯實現代碼

9.5.1信號定義

9.5.2RTL代碼

9.6異步FIFO的讀/寫時鐘差別對格雷碼的影響

9.7FIFO的套用注意事項

小結

第10章高效SDRAM控制器的設計

10.1SDRAM簡介

10.1.1SDRAM特點及其編址方式

10.1.2SDRAM原理

10.2SDRAM時序及操作特性

10.3實例：高效SDRAM控制器設計

10.3.1SDRAM控制器的設計思想

10.3.2SDRAM控制器內部模組設計

10.3.3SDRAM控制器與SDRAM之間的晶片接口時序問題

小結

第11章高速SerDes接口設計

11.1高速SerDes接口的原理及其系統組成

11.1.1SerDes概述

11.1.2Cyclone IV GX高速收發器系統框架

11.1.3高速收發器時鐘架構

11.2高速SerDes接口的電氣特性

11.3動態可重配IP

11.4實例：高速SerDes接口邏輯設計

11.4.1設計需求

11.4.2設計具體實現

小結

第12章常用數位訊號處理的FPGA實現

12.1模擬信號與數位訊號

12.2數位訊號的定點表示方式

12.2.1有符號和無符號的表示方法

12.2.2定點化運算法則

12.3實例：FFT處理器在FPGA上的實現

12.3.1FFT基本原理

12.3.2FFT的信號流圖

12.4FFT在FPGA中的實現

12.4.1FFT的定點化

12.4.2FFT的實現細節

12.5實例：多速率抽取/插值濾波器在FPGA上的實現

12.5.1多速率抽取濾波器的最佳化電路

12.5.2多速率抽取濾波器的實現

小結

第13章高速LVDS信號的接收

13.1什麼是LVDS信號

13.2實例：使用FPGA接收LVDS信號

13.3採用input delay約束保證源同步接收的正確性

13.3.1源同步輸入時序分析

13.3.2使用input delay約束實現時序收斂

13.4使用iserdes及調整採樣時鐘方式來接收高速LVDS信號

13.4.1使用iserdes和idelay部件來接收高速LVDS信號的電路

13.4.2具體實現結構

小結

第14章布局布線失敗怎么辦

14.1布局布線失敗

14.2找到設計的hot spot

14.3解決布線擁塞問題

小結