芯動力——硬體加速設計方法

課程大綱

第一章：概述

課程概述：說明本門課程的主要內容、各章節知識體系和主要參考書。

小測驗

作業

第二章：高質量VerilogHDL描述方法

第二章（2）：在RTL書寫中如何考慮延遲、面積等

第二章（3）：RTL設計指導原則。常見“面積換速度”的設計方法；流水線概述。

第二章（1）：VerilogHDL可綜合描述原則，常見語法描述對應的硬體電路結構

可綜合知識點小測驗

分別說明下面三段代碼是否會產生latch？並給出理由。祝章體

第三章同步電路與跨時鐘域電路設計

第三章（3）：FIFO-空滿信號生成機制與深度設計方法

第三章（7）：兩段式與三段式狀態機的電路設計結構與分析

第三章（5）：同步復位異步釋放電路設計

第三章（1）：亞穩態

第三章（2）：單bit信號的跨時鐘域傳輸電路、FIFO導言

第三章（您阿4）：FIFO知識點總結

第三章（6）：狀態機概述與分類

單元作業

單元測驗

第四章邏輯綜合

第四章（2）：標準單元工藝庫中描述了哪些信息？

第四章（1）：邏輯綜合概述和基本知識

第四章敬雅碑（6）：掌握Synopsys TCL語言

第四章（精精臭懂3）：邏輯綜合中如何施加時序約束

第四章（4）：邏輯綜合中如何施加環境約束

第四章（5）：邏輯綜合中最佳化電路的常用方法

本章綜合性作業

第五章靜態時序分析

第五章（4）：快慢時鐘互動路徑如何檢查建立時間和保持時間

第五章（1）：靜態時序分析入門

第五章（5）：多時鐘互動路徑如何檢查建立時間和保持時間

第五章（3）：單周期路徑的建立時間和保持時間檢查方法

第五章（2）：靜態時序分析工具如何檢查register2register路徑的建立時間

靜態時序分析-作業

第六章 FPGA硬體加速案例

第六章 FPGA硬體加速案例-人工智慧算法中softmax函式的硬體加速設計

單元作業

參考教材

第二章-VerilogHDL可綜合設計

SoC設計方法與實現(第3版).郭煒等. 電子工業出版社.2017年.第六章.

設計譽鴉淚與驗證. EDA先鋒工作室. 人民郵電出版社. 第四章.

Altera FPGA/CPLD設計(高級篇).EDA先鋒工作室. 人民郵電出版社. 第一章.

數字專用積體電路的設計與驗證. 楊宗凱，黃建，杜旭編著. 電子工業出版社. 2004.第五章.

數字IC設計：方法、技巧與實踐. 唐杉，徐強，王莉薇編著. 機械工業出版社戒采蜜全. 2006.

Clifford E. Cummings經典論文

第三章-同步電路設計與跨時鐘域

SoC設計方法與實現說充殃(第3版).郭煒等. 電子工業出版社.2017年.第七章.

設計與驗證. EDA先鋒工作室. 人民郵電出版社. 第六章.

FPGA深度解析. 樊繼明，陸錦宏著. 北京航空航天大學出版社. 2015年.第八章.

第四章-邏輯綜合DesignCompiler

Design Compiler User Guide

數字VLSI晶片設計：使用Cadence和Synopsys CAD工具. （美）布魯范德著，周潤德譯. 電子工業出版社. 2009.第九章.

綜合與時序分析的設計約束：Synopsys設計約束（SDC）實用指南

Sridhar Gangadharan，Sanjay，Chur 著，韓德強張麗艷王宗俠等譯譯. 機械工業出版社.2018年.

Tcl for Synopsys Tools.

Design Compiler Optimization Reference Manual.

Static Timing Analysis for Nanometer Designs: A Practical Approach. J. Bhasker, Rakesh Chadha. Springer. 2009. Chapter 3.

第五章-靜態時序分析

Static Timing Analysis for Nanometer Designs: A Practical Approach. J. Bhasker, Rakesh Chadha. Springer.2009. Chapter 8.

芯動力——硬體加速設計方法

基本介紹

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