EDA技術與SoC設計套用

《EDA技術與SoC設計套用》是2021年清華大學出版社出版的圖書，作者是李鴻強、段曉傑、張誠。

基本介紹

• 中文名：EDA技術與SoC設計套用 
• 作者：李鴻強、段曉傑、張誠
• 類別：研究生、本科、專科教材
• 出版社：清華大學出版社
• 出版時間：2021年1月
• 開本：16 開
• 裝幀：平裝-膠訂
• ISBN：9787302539568

內容簡介

基於FPGA的電子系統設計技術是21世紀電子套用工程師的基本技能之一，而基於FPGA的EDA和SOPC設計技術是當前電子系統設計領域*前沿的技術。本書從Altera公司的FPGA EDA軟體 硬體描述語言VHDL Verilog SOPC Builder的設計方法出發，使讀者在掌握了VHDL和Vetrilog HDL後，學習Quartus II、SOPC Builder以及Nios II IDE。

作者簡介

李鴻強，天津工業大學，電子與信息工程學院副院長，副教授；從事通信與信息系統、光電子與微電子學方面的科研和教學工作。

圖書目錄

第1章EDA技術概述

1.1引言

1.2EDA技術及其發展現狀

1.3EDA設計方法

1.4CPLD/FPGA的EDA開發流程

1.5EDA設計工具

第2章CPLD/FPGA元件

2.1PLD的結構與配置

2.1.1PLD發展歷程

2.1.2PLD分類

2.1.3PLD原理與基本結構

2.2CPLD與FPGA簡介

2.2.1CPLD與FPGA的區別

2.2.2Altera產品介紹

2.2.3Altera的CPLD的結構與特點

2.2.4Altera的FPGA的結構與特點

2.3MAX系列元件

2.3.1MAX 3000A

2.3.2MAX 7000

2.3.3MAX Ⅱ

2.3.4MAX Ⅴ

2.4Cyclone系列元件

2.4.1Cyclone

2.4.2Cyclone Ⅱ

2.4.3Cyclone Ⅲ

2.4.4Cyclone Ⅳ

2.4.5Cyclone Ⅴ

2.5Stratix系列元件

2.5.1Stratix

2.5.2Stratix Ⅱ

2.5.3Stratix Ⅲ

2.5.4Stratix Ⅳ

2.5.5Stratix Ⅴ

第3章MAX plus Ⅱ軟體概述

3.1MAX plus Ⅱ軟體簡介

3.1.1MAX plus Ⅱ開發軟體特點

3.1.2MAX plus Ⅱ開發軟體的主要功能

3.1.3MAX plus Ⅱ運行環境需求

3.2MAX plus Ⅱ的安裝

3.2.1MAX plus Ⅱ軟體安裝

3.2.2MAX plus Ⅱ軟體授權

3.3MAX plus Ⅱ設計流程

3.3.1設計流程

3.3.2設計編譯

第4章Quartus Ⅱ軟體概述

4.1Quartus Ⅱ軟體簡介

4.1.1圖形用戶界面設計流程

4.1.2EDA工具設計流程

4.1.3命令行設計流程

4.1.4Quartus Ⅱ軟體的主要設計特性

4.2Quartus Ⅱ軟體安裝

4.2.1PC系統配置

4.2.2Quartus Ⅱ軟體安裝過程

4.2.3Quartus Ⅱ軟體授權

4.3Quartus Ⅱ基本設計流程

4.3.1創建工程

4.3.2建立圖形設計檔案

4.3.3建立文本編輯檔案

4.3.4建立存儲器編輯檔案

4.4設計項目的編譯

4.4.1設計綜合

4.4.2Quartus Ⅱ編譯器視窗

4.4.3編譯器選項設定

4.4.4引腳分配

4.4.5啟動編譯器

4.5設計項目的仿真

4.5.1仿真波形檔案創建

4.5.2設計仿真

4.5.3仿真結果分析

4.6元件編程

第5章Quartus Ⅱ軟體第三方工具

5.1ModelSim軟體的主要結構

5.2ModelSim的簡要使用方法

5.3在ModelSim SE中指定Altera的仿真庫

第6章VHDL硬體描述語言

6.1概述

6.2VHDL語言的基本結構

6.2.1VHDL語言基本單元及其結構

6.2.2VHDL語言結構體的子結構描述

6.2.3程式包、庫及配置

6.2.4VHDL的常用語句

6.3VHDL語言的數據類型及運算符

6.3.1VHDL語言的客體及其分類

6.3.2數據類型的種類

6.3.3數據類型的轉換

6.3.4VHDL語言的運算符

6.4VHDL數字電路設計實例

6.4.1VHDL語言組合邏輯電路設計

6.4.2VHDL語言時序邏輯電路設計

第7章Verilog HDL硬體描述語言

7.1概述

7.1.1Verilog HDL的歷史

7.1.2Verilog HDL與VHDL的比較

7.1.3Verilog HDL的功能

7.1.4Verilog HDL的設計方法

7.1.5語言描述與電路實現的關係

7.2Verilog HDL的基本結構

7.2.1Verilog HDL模組的結構

7.2.2連線埠類型聲明

7.2.3邏輯功能描述

7.3標識符、常量和變數

7.3.1標識符

7.3.2值集合

7.3.3常量

7.3.4變數

7.3.5對被賦值變數的類型要求

7.4運算符及表達式

7.4.1算術運算符

7.4.2關係運算符

7.4.3相等關係運算符

7.4.4邏輯運算符

7.4.5按位運算符

7.4.6歸約運算符

7.4.7移位運算符

7.4.8條件運算符

7.4.9位拼接

7.4.10賦值運算符

7.4.11運算符的優先權

7.5編譯預處理指令

7.5.1宏定義指令`define

7.5.2檔案包含指令`include

7.5.3條件編譯命令`ifdef，`else，`endif

7.5.4時間尺度`timescale

7.6門級建模

7.6.1實例化

7.6.2內置基本門類型

7.6.3門延時

7.6.4實例數組

7.6.5門級建模示例

7.7暫存器傳輸級建模

7.7.1連續賦值語句

7.7.2線網聲明賦值

7.7.3連續賦值語句的套用場合

7.7.4暫存器傳輸級建模舉例

7.8算法級建模

7.8.1塊語句

7.8.2過程賦值語句

7.8.3時序控制

7.8.4程式控制語句

7.8.5過程結構

7.8.6作用域規則

7.8.7算法級建模舉例

第8章EDA設計最佳化

8.1建立和保持時間

8.2冒險現象

8.2.1競爭冒險現象

8.2.2冒險現象產生的原因

8.2.3競爭冒險的判斷

8.2.4如何消除冒險現象

8.3時鐘問題

8.3.1全局時鐘

8.3.2門控時鐘

8.3.3多級邏輯時鐘

8.3.4行波時鐘

8.3.5多時鐘系統

8.4清零和置位信號

8.5信號的延時

8.5.1導致信號延時的因素

8.5.2消除電路冗餘

8.5.3時鐘歪斜現象及解決辦法

8.6流水線設計技術

8.6.1流水線設計的優點

8.6.2流水線設計的流程

8.7有限狀態機FSM

8.7.1Moore型有限狀態機

8.7.2Mealy型有限狀態機

8.7.3狀態機的設計要點

8.8測試驗證程式TestBench

8.8.1測試驗證程式的目的

8.8.2TestBench的設計方法

8.8.3TestBench套用舉例

第9章Nios嵌入式處理器設計

9.1Nios嵌入式處理器介紹

9.1.1代Nios嵌入式處理器

9.1.2第二代Nios嵌入式處理器

9.1.3可配置的軟核嵌入式處理器的優勢

9.2Nios Ⅱ嵌入式處理器軟、硬體開發流程簡介

9.2.1硬體開發流程

9.2.2軟體開發流程

9.3Nios Ⅱ處理器結構

9.4Nios Ⅱ的暫存器檔案

9.4.1Nios Ⅱ的通用暫存器

9.4.2Nios Ⅱ的控制暫存器

9.5算術邏輯單元

9.5.1未實現的指令

9.5.2用戶指令

9.6復位信號

9.7Nios Ⅱ處理器運行模式

9.8異常和中斷控制器

9.8.1異常控制器

9.8.2中斷控制器

9.9Nios Ⅱ的異常處理

9.9.1異常類型

9.9.2異常硬體處理流程

9.9.3異常判別及優先權

9.9.4異常嵌套

9.9.5異常返回

9.9.6異常回響時間

9.10存儲器及I/O結構

9.10.1指令與數據匯流排

9.10.2高速快取

9.10.3緊耦合存儲器

9.10.4地址映射

9.11存儲器和外設訪問

9.11.1定址方式

9.11.2高速快取訪問

第10章SOPC Builder設計開發

10.1SOPC技術簡介

10.1.1SOPC技術及特點

10.1.2SOPC系統的實現方式

10.2SOPC系統開發流程

10.3SOPC系統硬體開發

10.3.1SOPC Builder簡介

10.3.2SOPC系統的硬體開發

10.4SOPC系統的軟體開發

10.4.1創建C/C 套用工程

10.4.2設定C/C 套用工程系統屬性

10.4.3編譯連結工程

10.4.4調試/運行程式

第11章DSP Builder設計開發

11.1DSP Builder系統設計工具

11.1.1DSP Builder安裝

11.1.2嵌入式DSP設計流程

11.1.3DSP Builder設計過程

11.2LogicLock技術

11.2.1LogicLock技術簡介

11.2.2LogicLock設計套用

參考文獻