《面向時序設計的布圖規划算法研究》是依託清華大學，由馬昱春擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：面向時序設計的布圖規划算法研究
- 依託單位：清華大學
- 項目負責人：馬昱春
- 項目類別：青年科學基金項目
- 負責人職稱：副教授
- 批准號：60606007
- 研究期限：2007-01-01 至 2009-12-31
- 申請代碼：F0402
- 支持經費：20（萬元）
項目摘要
隨著積體電路設計進入SOC時代，互連線效應已成為影響電路性能的主要因素。傳統布圖規劃設計中由於缺乏時序信息，與高層次綜合最佳化目標不一致，導致高層次綜合和物理設計的脫節，無法針對電路行為對互連線效應進行最佳化，這為高性能晶片設計帶來了諸多的問題。本項目將時序分析和最佳化引入到布圖規劃最佳化階段，實現電路邏輯結構和電路物理設計的同步最佳化，並針對時序設計對晶片的功耗進行最佳化。研究重點包括：1、面向時序最佳化設計的互連時延模型設計；2、考慮互連時延的模組級時序分析和重調度算法；3、以時序作為最佳化目標的布圖規划算法以及增量式方法；4、時序約束下的功耗最佳化方法。布圖規劃中引入時序分析和設計，使得布圖規劃與高層次綜合在設計目標上得到整合，解決設計不收斂問題，從方法學的角度改善傳統設計流程中的疊代過程，為功耗，時延，時序調度以及信號完整性的最佳化提供了嶄新的技術和可能，對我國SOC設計自動化的實現有重要的戰略意義.
