《基於多電壓的三維積體電路布局規劃研究》是依託寧波大學，由儲著飛擔任負責人的國家自然科學基金資助青年科學基金項目。
基本介紹
- 中文名：基於多電壓的三維積體電路布局規劃研究
- 依託單位：寧波大學
- 項目負責人：儲著飛
- 項目類別：青年科學基金項目
項目簡介,結題摘要,
項目簡介
三維積體電路(3D-ICs)通過矽通孔(TSV)實現晶片層垂直方向上的堆疊，縮短了互連線長度、提升了晶片的集成度和性能，成為未來積體電路的重點發展方向。但晶片堆疊會使得功率密度大幅增加，帶來的局部熱效應是影響3D-ICs可靠性和套用所面臨的最大難題。基於多電壓的低功耗技術是解決這一難題的有效途徑之一。針對多電壓3D-ICs在布局規劃階段面臨的設計挑戰，本項目的主要研究內容如下：針對3D-ICs物理結構和熱效應進行建模，提出多電壓分配算法並結合布局規劃實現協同最佳化算法；研究布局規划過程中的空白面積管理方法，發展時序和物理約束下的電平移位器規划算法；研究3D-ICs的電源/地(P/G)供電網路模型，提出電壓降驅動的多電壓3D-ICs供電引腳配置和P/G TSV布局方法；建立實驗驗證平台驗證所提出方法的有效性。課題的開展將會為3D-ICs設計提供科學指導和技術支撐，具有重要的理論價值和套用前景。
結題摘要
基於多電壓的低功耗技術能有效緩解積體電路熱效應，但其帶來的設計複雜性給自動化設計工具帶來新的挑戰，本項目從物理級布局規劃和邏輯級綜合最佳化兩個方面開展研究。在物理級，1、研究了多電壓布局規劃中的快速收斂算法，通過插入虛擬電平移位器，提出啟發式多電壓分配算法等，提出的方法能最佳化功耗達12%，加速CPU時間48%，而僅耗費4%面積；2、研究了多供電引腳配置算法實驗結果與普通晶片的供電引腳配置算法相比，我們能最佳化電壓降達 16.9%，時間能加速達4倍之多。在邏輯級，3、採用基於多數邏輯的進位鏈綜合方法，將通用計算中非算術單元部門進行加速，結果表明對於非算術邏輯電路，提出的方法能夠繼續最佳化映射性能達8%；4、開展了基於多數邏輯門的函式分解算法。 布爾函式分解是用若干子函式的組合來表達一個較複雜的布爾函式。對應邏輯電路設計，設計目標是用較小的成本完成相應的邏輯功能，其中設計成本考慮的是面積(結點數目)，速度(邏輯深度)，功耗(開關活動性)等，我們研究了布爾函式採用多數邏輯運算符分解的條件及算法實現，結果表明該方法套用於邏輯綜合流程中能最佳化平均9.6%的查找表(LUT)的數目和邏輯深度乘積。5、最後，針對存在缺陷 CMOL 電路的單元容錯映射問題 ，提出了一種分級選擇電路門節點的容錯映射方法，實驗結果表明, 與已有算法相比, 該方法平均選擇配置的門節點總數明顯減少, 在納米二極體常開缺陷密度為40%、犧牲0.18%線長的情況下, CPU平均運行時間減少了30.68%。
