數字邏輯基礎與Verilog HDL

《數字邏輯基礎與Verilog HDL》是電子工業出版社出版的圖書，作者是范秋華。

基本介紹

• 中文名：數字邏輯基礎與Verilog HDL
• 作者：范秋華
• 出版社：電子工業出版社 

圖書目錄

第1章 數字電路基礎 （1）

1.1 數位訊號和數字信息 （1）

1.1.1 數位技術的由來 （1）

1.1.2 數位訊號的抗干擾能力 （2）

1.1.3 數字電路中的信息表示 （4）

1.1.4 數字電路中的信息傳輸 （5）

1.2 數字電路中的數與碼 （6）

1.2.1 數制 （6）

1.2.2 常用數制之間的轉換 （8）

1.2.3 無符號二進制數的算術運算 （11）

1.2.4 有符號二進制數的表示 （11）

1.2.5 碼制及編碼 （15）

1.3 邏輯代數 （17）

1.3.1 基本邏輯運算 （17）

1.3.2 複合邏輯運算 （18）

1.3.3 公理 （20）

1.3.4 基本定律 （20）

1.3.5 基本定理 （21）

本章小結 （22）

習題1 （22）

第2章 邏輯門 （24）

2.1 基本邏輯門 （24）

2.1.1 邏輯門系列 （24）

2.1.2 基本邏輯門符號及波形 （25）

2.2 高、低電平的獲得 （28）

2.3 二極體邏輯門 （28）

2.4 CMOS門 （29）

2.4.1 MOS管 （30）

2.4.2 CMOS反相器 （30）

2.4.3 CMOS與非門 （31）

2.4.4 CMOS或非門 （31）

2.4.5 CMOS緩衝器 （32）

2.4.6 CMOS門的電氣特性 （32）

2.5 其他類型的CMOS門 （35）

本章小結 （37）

習題2 （37）

第3章 邏輯函式及組合邏輯電路 （38）

3.1 邏輯函式的表示 （38）

3.1.1 邏輯函式的一般表示 （38）

3.1.2 邏輯式的標準形式1 （41）

3.1.3 邏輯式的標準形式2 （42）

3.1.4 邏輯式標準形式之間的轉換 （44）

3.2 邏輯函式的化簡與轉換 （46）

3.2.1 邏輯函式的化簡 （46）

3.2.2 邏輯式的變換 （50）

3.3 組合邏輯電路分析 （51）

3.4 組合邏輯電路設計 （53）

本章小結 （55）

習題3 （56）

第4章 常用組合邏輯電路及層次化設計 （58）

4.1 常用組合邏輯電路 （58）

4.1.1 加法器 （58）

4.1.2 解碼器 （61）

4.1.3 數據選擇器 （65）

4.1.4 編碼器 （68）

4.1.5 數值比較器 （69）

4.2 層次化和模組化設計 （71）

4.2.1 編碼器擴展 （71）

4.2.2 解碼器擴展 （73）

4.2.3 數據選擇器擴展 （74）

4.2.4 解碼器實現邏輯函式 （74）

4.2.5 數據選擇器實現邏輯函式 （76）

4.2.6 算術邏輯單元的設計 （77）

4.3 競爭-冒險 （81）

4.3.1 競爭-冒險的定義 （81）

4.3.2 消除競爭-冒險的方法 （82）

本章小結 （83）

習題4 （83）

第5章 Verilog HDL設計基礎 （85）

5.1 Verilog HDL的基本結構 （85）

5.1.1 模組 （85）

5.1.2 Verilog HDL的描述方式 （87）

5.2 Verilog HDL的基本要素 （89）

5.2.1 常量 （90）

5.2.2 變數和數據類型 （91）

5.2.3 運算符及表達式 （94）

5.3 Verilog HDL的基本語句 （96）

5.3.1 結構說明語句 （96）

5.3.2 賦值語句 （98）

5.3.3 塊語句 （99）

5.3.4 條件語句 （100）

5.4 常用組合邏輯電路的Verilog HDL程式舉例 （105）

5.4.1 編碼器 （105）

5.4.2 解碼器 （107）

5.4.3 其他組合邏輯電路 （109）

5.4.4 層次化設計 （111）

本章小結 （112）

習題5 （113）

第6章 存儲記憶器件 （115）

6.1 雙穩態器件 （115）

6.2 鎖存器 （116）

6.2.1 基本鎖存器 （116）

6.2.2 門控SR鎖存器 （118）

6.2.3 D鎖存器 （120）

6.3 觸發器 （121）

6.3.1 主從型SR觸發器 （121）

6.3.2 主從型JK觸發器 （123）

6.3.3 主從型D觸發器 （124）

6.3.4 邊沿觸發器 （125）

6.4 觸發器的邏輯功能描述 （126）

6.4.1 SR觸發器的邏輯功能描述 （127）

6.4.2 D觸發器的邏輯功能描述 （128）

6.4.3 JK觸發器的邏輯功能描述 （128）

6.4.4 T和T＇觸發器的邏輯功能描述 （129）

6.4.5 觸發器功能轉換 （130）

6.4.6 帶有異步置位、復位端的觸發器 （131）

6.5 存儲器 （133）

6.5.1 唯讀存儲器（ROM） （133）

6.5.2 隨機存儲器（RAM） （136）

6.5.3 存儲器容量的擴展 （139）

6.5.4 存儲器套用 （141）

6.6 可程式邏輯器件（PLD） （145）

6.6.1 簡單PLD原理 （146）

6.6.2 複雜PLD原理 （148）

6.6.3 CPLD結構與原理 （149）

6.6.4 FPGA結構與原理 （151）

本章小結 （153）

習題6 （154）

第7章 常用時序邏輯電路 （156）

7.1 暫存器 （156）

7.1.1 普通暫存器 （156）

7.1.2 移位暫存器 （157）

7.2 二進制計數器 （160）

7.2.1 同步二進制計數器 （160）

7.2.2 異步二進制計數器 （162）

7.2.3 移位暫存型計數器 （163）

7.3 十進制計數器 （165）

7.4 中規模集成計數器 （166）

7.4.1 同步二進制計數器 （167）

7.4.2 同步十進制計數器 （169）

7.4.3 異步計數器 （170）

7.4.4 其他計數器 （171）

7.5 任意進制計數器 （173）

7.5.1 M＜N （173）

7.5.2 M＞N （177）

7.6 常用時序邏輯電路的Verilog HDL程式設計 （183）

7.6.1 時序邏輯電路Verilog HDL程式設計的特點 （183）

7.6.2 Verilog HDL程式舉例 （184）

本章小結 （186）

習題7 （186）

第8章 時序邏輯電路及數字系統設計 （189）

8.1 時序邏輯電路 （189）

8.1.1 時序邏輯電路的功能描述 （189）

8.1.2 時序邏輯電路的分析 （190）

8.1.3 有限狀態機 （194）

8.2 時序邏輯電路設計 （195）

8.2.1 時序邏輯電路設計的一般

步驟 （196）

8.2.2 時序邏輯電路設計舉例 （197）

8.3 數字系統設計 （200）

8.3.1 數字系統的組成 （200）

8.3.2 算法狀態機 （202）

8.3.3 簡單數字系統設計 （202）

8.3.4 狀態機編程 （206）

8.3.5 Verilog HDL程式舉例 （208）

本章小結 （218）

習題8 （218）

第9章 脈衝波形的產生和整形 （221）

9.1 555定時器 （221）

9.2 施密特觸發電路 （222）

9.2.1 施密特觸發電路的套用 （223）

9.2.2 用555定時器實現施密特觸發電路 （224）

9.3 單穩態電路 （225）

9.3.1 單穩態電路的套用 （226）

9.3.2 用555定時器實現單穩態電路 （226）

9.4 多諧振盪電路 （228）

9.4.1 用555定時器實現多諧振盪電路 （228）

9.4.2 多諧振盪電路的套用 （229）

本章小結 （230）

習題9 （230）

第10章 數模轉換器和模數轉換器 （232）

10.1 數模轉換器 （232）

10.1.1 權電阻網路數模轉換器 （233）

10.1.2 倒T型電阻網路數模轉換器 （234）

10.1.3 用單極性輸出數模轉換器

實現雙極性輸出 （236）

10.1.4 數模轉換器的主要技術指標 （237）

10.1.5 數模轉換器套用舉例 （238）

10.2 模數轉換器 （240）

10.2.1 模數轉換器的基本原理 （240）

10.2.2 並聯比較型模數轉換器 （242）

10.2.3 逐次逼近型模數轉換器 （243）

10.2.4 雙積分型模數轉換器 （244）

10.2.5 電壓-頻率變換型模數轉換器 （246）

10.2.6 模數轉換器的主要技術指標 （247）

10.2.7 模數轉換器套用舉例 （247）

本章小結 （249）

習題10 （249）

參考文獻 （252）