基於Cadence的信號和電源完整性設計與分析

《基於Cadence的信號和電源完整性設計與分析》是2017年1月電子工業出版社出版的圖書，作者是周潤景、王洪艷。

基本介紹

• 中文名：基於Cadence的信號和電源完整性設計與分析
• 作者：周潤景、王洪艷
• 出版社：電子工業出版社
• 出版時間：2017年1月
• 頁數：524 頁
• 定價：88 元
• 開本：16 開
• ISBN：9787121304965

內容簡介

本書主要介紹信號完整性和電源完整性的基礎理論和設計方法，結合實例詳細介紹了如何在Cadence Allegro Sigrity仿真平台完成相關仿真並分析結果。同時，在常見的數位訊號高速電路設計方面，本書詳細介紹了高速並行匯流排DDR3和高速串列匯流排PCIE、SFP+傳輸的特點，以及運用Cadence Allegro Sigrity仿真平台的分析流程和方法。本書特點是理論和實例相結合，並且基於Cadence Allegro Sigrity的ASI 16.64以及Sigrity 2015仿真平台，使讀者可以在軟體的實際操作過程中理解各方面的高速電路設計理念，同時熟悉仿真工具和分析流程，發現相關的問題並運用類似的設計、仿真方法去解決。

圖書目錄

第1章 信號完整性

1.1 信號完整性的要求以及問題的產生

1.1.1 信號完整性的要求

1.1.2 信號完整性問題產生的原因

1.2 信號完整性問題的分類

1.2.1 反射

1.2.2 串擾

1.2.3 軌道塌陷

1.2.4 電磁干擾

1.3 傳輸線基礎理論

1.3.1 傳輸線

1.3.2 特性阻抗的計算

1.3.3 傳輸線的分類

1.3.4 傳輸線效應

1.3.5 避免傳輸線效應的方法

1.4 端接電阻匹配方式

1.4.1 並聯終端匹配

1.4.2 串聯終端匹配

1.4.3 戴維南終端匹配

1.4.4 AC終端匹配

1.4.5 肖特基二極體終端匹配

1.4.6 多負載的端接

1.5 仿真模型

1.5.1 IBIS模型

1.5.2 驗證IBIS模型

1.6 S參數

1.6.1 集總電路和分布電路

1.6.2 S參數的作用、由來和含義

1.6.3 S參數在電路仿真中的套用

1.6.4 S參數的優缺點

1.7 電磁場求解方法

1.7.1 2D求解器

1.7.2 2.5D求解器

1.7.3 3D求解器

1.8 信號完整性仿真分析

1.8.1 反射理論及其仿真分析

1.8.2 串擾理論及其仿真分析

1.8.3 時序分析

1.9 本章小結

第2章 電源完整性

2.1 電源完整性的重要性

2.2 技術趨勢

2.3 電源分布系統（PDS）

2.3.1 PDS設計的關鍵

2.3.2 目標阻抗

2.3.3 電壓調節模組（VRM）

2.3.4 去耦電容器

2.3.5 電源平面

2.4 電源系統的噪聲來源

2.4.1 開關噪聲

2.4.2 共模噪聲

2.4.3 電源噪聲

2.5 Cadence PI設計方法與步驟

2.6 單節點仿真

2.6.1 設計目標

2.6.2 創建新PCB檔案

2.6.3 啟動電源完整性設定嚮導

2.6.4 導入PCB參數

2.6.5 設定仿真參數

2.6.6 擺放電壓調節模組

2.6.7 選擇電容器滿足目標阻抗

2.7 多節點仿真

2.7.1 學習目標

2.7.2 打開PCB檔案

2.7.3 初始多節點分析

2.7.4 去耦電容器布局

2.7.5 多節點仿真和分析

2.8 直流分析 (DC Analyze)

2.9 交流分析(AC Analysis)

2.10 諧振分析

2.10.1 串聯諧振

2.10.2 並聯諧振

2.11 PDS阻抗分析

2.12 本章小結

第3章 高速時鐘系統設計

3.1 共同時鐘系統

3.1.1 共同時鐘數據建立時序分析

3.1.2 共同時鐘數據保持時序分析

3.2 源同步時鐘系統

3.2.1 源同步時鐘數據建立時序分析

3.2.2 源同步時鐘數據保持時序分析

3.3 DDR3時序分析

3.3.1 DDR3時序指標

3.3.2 Cadence分析

3.3.3 Speed 2000分析

3.3.4 兩種仿真流程的分析比較

3.3.5 實際測試

3.4 本章小結

第4章 DDR3並行匯流排仿真

4.1 高速DDRX匯流排概述

4.1.1 DDR發展

4.1.2 Bank和Rank

4.1.3 接口電平

4.1.4 ODT

4.1.5 Slew Rate Derating

4.1.6 Write Leveling

4.1.7 DDR3的新功能

4.2 開發板簡介

4.3 板載 DDR3的特點

4.4 Cadence仿真

4.4.1 仿真前的準備工作

4.4.2 數據匯流排的仿真分析

4.4.3 數據選通信號的仿真分析

4.4.4 地址匯流排的仿真分析

4.4.5 小結

4.5 布線後仿真

4.5.1 DDR3參數提取

4.5.2 DDR3信號完整性仿真

4.5.3 DDR3電源完整性仿真

4.5.4 小結

4.6 DDR3 SSN分析

4.6.1 使能DDR Simulation

4.6.2 設定 Mesh

4.6.3 設定 Bus Groups

4.6.4 設定 Controller Model

4.6.5 設定 Memory Model

4.6.6 設定 Write仿真選項

4.6.7 設定 Read仿真選項

4.6.8 生成報告

4.6.9 小結

4.7 DDR3並行匯流排的布線規範總結

4.8 本章小結

第5章 PCIE串列匯流排仿真

5.1 常見高速串列匯流排標準一覽

5.2 串列匯流排結構的基本要素

5.3 PCIE仿真

5.3.1 板載PCIE簡介

5.3.2 PCIE參數提取

5.3.3 PCIE信號完整性仿真

5.3.4 PCIE電源完整性仿真

5.4 PCIE的仿真、實測對比

5.5 本章總結

第6章 SFP+串列匯流排仿真

6.1 SFP+簡介

6.2 差分通道建模

6.2.1 提取SFP+無源通道

6.2.2 生成3D仿真連線埠

6.2.3 差分對的3DFEM仿真

6.3 通道仿真

6.4 SFP+規範仿真

6.5 仿真與實測對比

6.6 電源完整性仿真

6.6.1 SFP+電源介紹

6.6.2 直流壓降分析

6.6.3 平面諧振分析

6.7 本章小結

第7章 PCB的板級電熱耦合分析

7.1 電熱耦合概述

7.1.1 電熱耦合研究背景與意義

7.1.2 電熱耦合研究現狀

7.2 熱路基礎理論

7.2.1 傳熱學基本原理

7.2.2 熱路的熱阻、熱容提取

7.2.3 熱路與電路的等效

7.2.4 邊界條件的熱路建模

7.3 電熱耦合方法

7.3.1 電與熱的關係

7.3.2 電熱分布方程求解

7.4 電熱耦合分析

7.4.1 電熱耦合分析流程

7.4.2 實驗分析設計

7.4.3 實驗步驟

7.5 實驗結果分析

7.5.1 熱路對電路的影響

7.5.2 電路對熱路的影響

7.6 本章小結

參考文獻