《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南（含CD光碟1張）》是2014年9月1日電子工業出版社出版的圖書，作者是陳蘭兵。
基本介紹
- 中文名：Cadence高速電路設計——Allegro SigritySI/PI/EMI設計指南（含CD光碟1張）
- 作者：陳蘭兵
- 出版社：電子工業出版社
- 出版時間：2014年9月1日
- 頁數：492 頁
- 定價：79 元
- 開本：16 開
- ISBN：978-7-121-24114-7
內容簡介,內容提要,目錄,前言,
內容簡介
《Cadence高速電路設計——AllegroSigrity SI/PI/EMI設計指南》主要介紹信號完整性、電源完整性和電磁兼容方面的基本理論和設計方法，並結合實例，詳細介紹了如何在Cadence Allegro Sigrity 仿真平台完成相關仿真並分析結果。同時，在常見的數位訊號高速電路設計方面，《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》詳細介紹了同步系統、DDRx（源同步系統）和高速串列傳輸的特點，以及運用Cadence Allegro Sigrity 仿真平台的分析流程及方法。《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》還介紹了常用的信號完整性和電源完整性的相關測試手段及方法，簡要介紹了從晶片、封裝到電路板的系統級仿真設計方法。
《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》特點是理論和實例相結合，並且基於Cadence Allegro Sigrity 的設計平台，使讀者可以在軟體的實際操作過程中，理解各方面的高速電路設計理念，同時熟悉仿真工具和分析流程，發現相關的問題並運用類似的設計、仿真方法去解決。
《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》適合從事晶片、封裝、電路板設計及數字電路硬體設計的人員參考學習。
內容提要
《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》主要介紹信號完整性、電源完整性和電磁兼容方面的基本理論和設計方法，並結合實例，詳細介紹了如何在Cadence Allegro Sigrity 仿真平台完成相關仿真並分析結果。同時，在常見的數位訊號高速電路設計方面，《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》詳細介紹了同步系統、DDRx（源同步系統）和高速串列傳輸的特點，以及運用Cadence Allegro Sigrity 仿真平台的分析流程及方法。《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》還介紹了常用的信號完整性和電源完整性的相關測試手段及方法，簡要介紹了從晶片、封裝到電路板的系統級仿真設計方法。
《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》特點是理論和實例相結合，並且基於Cadence Allegro Sigrity 的設計平台，使讀者可以在軟體的實際操作過程中，理解各方面的高速電路設計理念，同時熟悉仿真工具和分析流程，發現相關的問題並運用類似的設計、仿真方法去解決。
《Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南》適合從事晶片、封裝、電路板設計及數字電路硬體設計的人員參考學習。
目錄
第1 章 信號完整性基礎........... 1
1.1 信號完整性問題... 2
1.1.1 什麼是信號完整性..... 2
1.1.2 數位訊號的時域和頻域............... 2
1.1.3 信號的質量................. 6
1.2 信號完整性分析的傳輸線理論............. 10
1.2.1 傳輸線的定義........... 10
1.2.2 傳輸線理論基礎與特徵阻抗......11
1.2.3 無損耗傳輸線模型... 12
1.2.4 有損耗傳輸線模型... 13
1.2.5 微帶線和帶狀線....... 15
1.2.6 S 參數簡介................ 17
1.2.7 電磁場求解方法簡介................. 19
1.3 傳輸線分析......... 22
1.3.1 反射......... 22
1.3.2 碼間干擾. 27
1.3.3 傳輸線與串擾........... 28
1.3.4 同步開關噪聲........... 34
1.4 信號質量控制..... 35
1.4.1 阻抗匹配. 35
1.4.2 差分線阻抗和差分線阻抗匹配. 39
1.4.3 走線拓撲. 45
1.5 信號完整性分析所用器件模型簡介................ 48
1.6 信號完整性仿真分析........... 51
1.6.1 傳輸線阻抗與反射分析............. 52
1.6.2 匹配和傳輸線層疊結構............. 57
1.6.3 多負載菊花鏈........... 59
1.6.4 串擾......... 60
1.6.5 DDR3 信號質量問題及仿真解決案例........ 61
1.6.6 走線阻抗/耦合檢查.. 67
參考文獻................. 73
第2 章 電源完整性設計原理與仿真分析......... 74
2.1 電源完整性基本原理........... 74
2.1.1 電源噪聲形成機理及危害......... 75
2.1.2 電源分配系統構成部件............. 81
2.1.3 去耦電容特性........... 82
2.1.4 VRM 模組................. 89
2.1.5 電源/地平面.............. 92
2.1.6 PDN 的頻域分析...... 95
2.1.7 時域分析方法......... 100
2.1.8 直流壓降與通流問題............... 104
2.1.9 電熱混合仿真......... 108
2.2 電源分配網路交流分析......112
2.2.1 板級電源完整性設計分析工具及案例.......112
2.2.2 板級電源阻抗分析..115
2.2.3 平面諧振分析......... 121
2.2.4 利用SPEED2000 進行時域電源噪聲分析................. 124
2.3 電源分配網路去耦電容最佳化............... 127
2.3.1 去耦電容的迴路電感............... 127
2.3.2 最佳化方案示例——成本最低.... 129
2.3.3 早期去耦方案規劃. 132
2.3.4 去耦方案What-if 分析............. 137
2.4 電源分配網路直流分析..... 138
2.4.1 直流仿真分析......... 139
2.4.2 電熱混合仿真分析. 145
2.5 用Allegro Sigrity PI Base 進行電源設計和分析.. 149
2.5.1 直流設計和分析..... 149
2.5.2 規則驅動的去耦電容設計方法................. 153
參考文獻........ 156
第3 章 高速時鐘同步系統設計 157
3.1 共同時鐘系統原理介紹..... 157
3.1.1 共同時鐘系統工作原理........... 157
3.1.2 時序參數................. 158
3.1.3 共同時鐘系統時序分析........... 163
3.2 用SigXplorer 進行共同時鐘系統時序仿真.......... 166
3.2.1 飛行時間仿真分析. 167
3.2.2 計算時序裕量......... 172
3.2.3 保持時間時序裕量分析........... 173
參考文獻............... 173
第4 章 高速DDRx 匯流排系統設計........... 174
4.1 高速DDRx 匯流排概述......... 174
4.1.1 DDRx 發展簡介...... 174
4.1.2 Bank、Rank 及記憶體模組......... 176
4.1.3 接口邏輯電平......... 178
4.1.4 片上端接ODT........ 181
4.1.5 Slew Rate Derating.. 185
4.1.6 Write Leveling ......... 187
4.1.7 DDR4 的VrefDQ Training ....... 188
4.2 源同步時鐘、時序............. 188
4.2.1 什麼是源同步時鐘. 188
4.2.2 源同步時序計算方法............... 189
4.2.3 影響源同步時序的因素........... 194
4.3 DDRx 信號電源協同仿真和時序分析流程.......... 196
4.3.1 DDRx 接口信號的時序關係.... 196
4.3.2 使用SystemSI 進行DDR3 信號仿真和時序分析實例................ 197
4.4 DDRx 系統常見問題案例分析............ 228
4.4.1 DDR3 拓撲結構規劃：Fly-by 拓撲還是T 拓撲........ 229
4.4.2 容性負載補償......... 231
4.4.3 Fly-by 的Stub 評估 235
參考文獻... 238
第5 章 高速串列匯流排................. 239
5.1 常見高速串列匯流排標準一覽............... 239
5.1.1 晶片到晶片的互連通信........... 240
5.1.2 通用外設連線匯流排標準——USB 3.0 匯流排/接口........ 246
5.1.3 存儲媒介匯流排/接口 248
5.1.4 高清視頻傳輸匯流排. 249
5.1.5 光纖、乙太網高速串列匯流排... 252
5.2 高速串列通道之技術分析. 256
5.2.1 高速收發I/O 口...... 257
5.2.2 均衡器及預加重/去加重.......... 258
5.2.3 AMI 模型接口........ 263
5.2.4 碼型編碼及DC 平衡................ 263
5.2.5 判決指標：眼圖分析、誤碼率、浴盆曲線................ 265
5.3 通道傳輸指標分析............. 267
5.3.1 通道混模S 參數分離............... 268
5.3.2 通道衝擊回響......... 271
5.3.3 通道信噪比分析..... 272
5.3.4 通道儲能特性分析（碼間干擾ISI）........ 274
5.4 高速串列通道精細化建模. 276
5.4.1 過孔建模................. 276
5.4.2 特殊角度走線......... 281
5.4.3 長度（相位）偏差控制........... 285
XIV │ Cadence 高速電路設計——Allegro Sigrity SI/PI/EMI 設計指南
5.5 高速串列通道系統仿真案例............... 287
5.5.1 晶片封裝及PCB 板上信號模型提取........ 288
5.5.2 建立信號鏈路拓撲. 295
5.5.3 時域通道分析......... 301
5.5.4 統計通道分析......... 303
5.6 高速串列通道系統設定調節............... 306
5.6.1 濾波電容效應......... 306
5.6.2 電源噪聲注入有無影響分析... 307
5.6.3 電源噪聲強弱影響掃描分析... 308
5.6.4 抖動和噪聲影響掃描分析........311
5.7 高速串列通道工程實例..... 312
參考資料.... 316
第6 章 電磁兼容設計原理和方法.... 317
6.1 EMC/EMI 概述. 317
6.1.1 電磁兼容的基本概念............... 317
6.1.2 電磁兼容相關標準概要........... 323
6.1.3 接地設計原理......... 324
6.1.4 禁止設計原理......... 326
6.1.5 濾波設計原理......... 328
6.2 板級和系統級EMC 設計基本方法..... 330
6.2.1 板級EMC 設計的重要性......... 330
6.2.2 板級EMC 與SI/PI 的關係...... 330
6.2.3 板級EMC 控制的常用方法..... 330
6.2.4 系統級EMC 設計基本方法..... 333
6.2.5 EMC 仿真算法簡介 334
6.3 Cadence/Sigrity 仿真工具在EMI 分析中的套用.. 335
6.3.1 SI/PI/EMI 仿真分析工具介紹.. 335
6.3.2 Cadence 的EMI 仿真分析實例................. 336
6.3.3 SPEED2000 在EMI 仿真中的套用.......... 338
6.3.4 PowerSI 在EMI 仿真中的套用................. 348
6.3.5 OptimizePI 在EMI 仿真中的套用............. 352
參考文獻.............. 358
第7 章 信號完整性與電源完整性測試 359
7.1 10Gbps 以上數字系統中信號完整性測量綜述.... 359
7.1.1 背景....... 359
7.1.2 10Gbps 以上高速背板測量...... 362
7.1.3 10Gbps 以上SerDes 信號品質測量........... 364
7.1.4 工業標準匯流排測試. 366
7.1.5 供電網路的測量..... 367
7.1.6 時鐘測量................. 369
7.1.7 其他測試................. 369
7.1.8 小結....... 370
7.2 抖動測量........... 371
7.2.1 測量背景簡介......... 371
7.2.2 抖動的定義及抖動與相位噪聲、頻率噪聲的關係.... 371
7.2.3 周期抖動、周期間抖動和TIE 372
7.2.4 抖動成分的分解及各個抖動成分的特徵及產生原因 373
7.2.5 使用浴盆曲線和雙狄拉克模型預估總體抖動............ 379
7.2.6 高級抖動溯源分析方法........... 379
7.2.7 抖動傳遞函式及其測量........... 381
7.2.8 50fs 級參考時鐘抖動的測量技術.............. 382
7.2.9 抖動測量儀器總結. 386
7.3 眼圖測量............ 386
7.3.1 眼圖概念................. 386
7.3.2 眼圖模板................. 388
7.3.3 眼圖測試對儀器的要求........... 389
7.3.4 眼圖測試中的時鐘恢復........... 390
7.3.5 眼圖參數的定義..... 391
7.3.6 有問題眼圖的調試. 395
7.4 PCB 阻抗測量... 397
7.4.1 PCB 阻抗測試方案及原理..... 397
7.4.2 TDR 測量儀器系統的校準...... 404
7.4.3 TDR 解析度的概念 406
7.4.4 PCB 阻抗測量操作流程........... 407
7.4.5 TDR 測量儀器靜電防護.......... 416
7.4.6 對TDR 測量的其他說明......... 419
7.5 電源完整性測量................. 422
7.5.1 電源完整性測量對象和測量內容............. 422
7.5.2 電源紋波和噪聲測量............... 422
7.5.3 PDN 輸出阻抗和傳輸阻抗測量................ 424
7.5.4 消除電纜禁止層環路誤差....... 425
7.5.5 校準過程和參考件. 427
7.5.6 電路板系統級PDN 測量......... 428
7.5.7 小結....... 430
7.6 DDR 匯流排一致性測量........ 430
7.6.1 工業標準匯流排一致性測量概述................. 430
7.6.2 DDR 匯流排概覽........ 433
7.6.3 DDR 時鐘匯流排的一致性測試.. 433
7.6.4 DDR 地址、命令匯流排的一致性測試........ 435
7.6.5 DDR 數據匯流排的一致性測試.. 436
7.6.6 DDR 匯流排一致性測試對示波器頻寬的要求.............. 439
7.6.7 自動化一致性測試. 440
7.6.8 DDR 一致性測試探測和夾具.. 441
7.6.9 小結....... 441
7.7 參考文獻.......... 441
第8 章 晶片級全流程仿真分析........ 444
8.1 晶片級全流程仿真的意義. 444
8.2 晶片級系統仿真的要點..... 445
8.3 模型的準備....... 447
8.3.1 電晶體模型和IBIS 模型.......... 447
8.3.2 晶片金屬層模型..... 448
8.3.3 封裝模型................. 454
8.3.4 PCB 模型................. 458
8.4 並行匯流排和串列信道的仿真............... 458
8.4.1 並行匯流排仿真......... 458
8.4.2 信道仿真................. 460
8.5 晶片封裝PCB 的電源完整性.............. 460
8.5.1 晶片-封裝-PCB 的直流壓降.... 463
8.5.2 晶片-封裝-PCB 的交流阻抗分析.............. 466
8.6 晶片-封裝-PCB 熱設計...... 466
參考文獻......... 475
前言
隨著大數據時代的來臨和雲計算的興起，“處理速度要求快，時效性要求高”是大數據區分於傳統數據最顯著的特徵。如何實現高效傳輸，以及如何處理如此海量的數據，讓這頭笨重的大象舞動起來，這對人類的數據駕馭能力提出了新的挑戰，也迫使我們不斷努力來提高高速電路設計的能力。
高速電路設計是一門綜合學科，包括信號完整性與電源完整性設計、EMI/EMC 設計，以及供電系統與熱設計等，涉及積體電路與封裝設計、硬體原理圖與PCB 設計、結構設計及製造工藝和測試的每一個環節。回顧中國高速電路設計的歷史，從最初的簡單依賴經驗規則設計到嚴格的工程設計規範；從簡單的信號完整性仿真到SI/PI 的協同仿真；從單板的高速電路設計到晶片/封裝/電路板及多板的協同系統設計；從第一塊1.25Gbps 高速背板設計到現在的25Gbps/56Gbps 系統設計；從Dr. Johnson 的紅寶書和到處拜師學藝到IBIS 中國峰會和DesignCon；從簡單的示波器阻抗測試到投資上千萬的專業高速實驗室；從最初購買EDA 仿真工具獲取新技術到本地工具研發團隊的壯大，我們用了15 年就趕上了世界同行在高速印製電路和封裝設計上的先進水平，無數同行為此付出了艱辛的努力。當然這一切離不開國內高速發展的巨觀背景和本土以通信行業為代表的迅速崛起。相信在國內大力發展積體電路產業的大環境下，國內高速積體電路設計的水平也會隨著本土的迫切需求成為一個關鍵環節而得到快速發展；同時隨著超高速電路的發展，高速電路設計的核心環節也將從印製電路板、封裝設計轉移到積體電路設計環節，這對我們這些同行是一次新的挑戰，也是趕上國際先進水平的又一個契機。
本書通過組織業內專家的編寫和經驗方法分享、實例剖析，並基於Cadence Allegro Sigrity最新發布的分析平台，詳細介紹了以印製電路板設計為基礎的高速電路設計的各個環節，以及Sigrity 所有相關工具的具體操作流程和步驟；同時介紹了晶片、封裝、印製電路板的協同系統設計方法；也涵蓋了當今主要的高速測試技術和測試方法。本書可用於一般電子工程師進行高速電路設計的啟蒙和提升，也可供廣大SI/PI/EMI 設計工程師參考。在此特別對Cadence和參與此書編寫的同行專家的大力支持表示衷心的感謝！
陳蘭兵
2014 年8 月
