《VerilogHDL數字系統設計》是2011年6月哈爾濱工業大學出版社出版的圖書，作者是王建民。
基本介紹
- 書名：verilog HDl數字系統設計
- 作者：王建民
- ISBN：9787560331690
- 頁數：356
- 定價：44.00元
- 出版社：哈爾濱工業大學出版社
- 出版時間：2011-06-01
- 裝幀：平裝
- 開本：16開
內容簡介,圖書目錄,
內容簡介
《Verilog HDL數字系統設計》通過大量完整的實例介紹基於Verilog HDL進行數字系統設計的基本原理、概念和方法。全書重點關注基於HDL的暫存器傳輸級(Register Transfer Level ，RTL)數字系統設計，主要內容包括數字電路基礎回顧、組合邏輯電路設計、規則時序邏輯電路、有限狀態機以及FSMD的設計。本書所有代碼兼容 Verilog HDL IEEE1364—2001標準。
圖書目錄
第1章 數字系統設計概述
1．1 引言
1．2 ASIC和FPGA
1．3 數字設計的層次
1．4 硬體描述語言
1．5 典型設計流程
本章小結
習題與思考題1
第2章 組合邏輯電路設計回顧
2．1 數字電路的基本概念
2．2 布爾代數和邏輯門
2．3 邏輯函式的化簡
2．4 組合邏輯電路的設計方法
2．5 若干常用組合邏輯電路
本章小結
習題與思考題2
第3章 時序邏輯設計回顧
3．1 時序邏輯電路
3．2 基本存儲元件
3．3 時序邏輯電路的分析
3．4 時序邏輯電路的設計
3．5 若干常用的時序邏輯電路
本章小結
習題與思考題3
第4章 Verilog硬體描述語言
4．1 引言
4．2 第1個Verilog HDL實例
4．3 基本詞法規定
4．4 數據類型
4．5 程式框架
4．6 結構級描述
4．7 門級描述
4．8 Testbench
本章小結
習題與思考題4
第5章 組合邏輯電路
5．1 引言
5．2 連續賦值語句
5．3 Verilog HDL操作符
5．4 組合邏輯alwavs塊
5．5 If語句
5．6 case語句
5．7 條件語句的綜合
5．8 可重用設計
5．9 組合邏輯電路設計實例
5．10 高效的HDL描述
5．11 組合邏輯電路設計要點
本章小結
習題與思考題5
第6章 基本時序邏輯電路
6．1 引言
6．2 時序邏輯電路
6．3 同步時序邏輯電路
6．4 基於原語的時序電路設計
6．5 基本存儲元件的Verilog HDL實現
6．6 設計實例
6．7 時序邏輯電路的Testbench
6．8 時序邏輯電路設計要點
本章小結
習題與思考題6
第7章 同步時序邏輯電路的時序分析
7．1 引言
7．2 Verilog HDL的抽象層次
7．3 同步時序電路的時序分析方法
7．4 組合邏輯的傳播延遲
7．5 時序邏輯電路的傳播延遲
7．6 提高電路的最高工作頻率
7．7 提高電路的建立時間和保持時間
本章小結
習題與思考題7
第8章 有限狀態機
8．1 引言
8．2 有限狀態機
8．3 米利狀態機和摩爾狀態機
8．4 狀態轉換圖和算法狀態機圖
8．5 有限狀態機的性能和時序
8．6 狀態賦值
8．7 FSM的Vetilog HDL實現
8．8 輸出緩衝器
8．9 設計實例
本章小結
習題與思考題8
第9章 數據通道(FSMD)
9．1 引言
9．2 暫存器傳輸級設計
9．3 FSMD設計原理
9．4 FSMD設計方法和步驟
9．5 流水線設計
9．6 FSMD設計實例
本章小結
習題與思考題9
第10章 FSMD設計實踐
10．1 引言
10．2 定點數的表示及飽和算術運算
10．3 混合方程
10．4 混合方程的直接實現
10．5 輸入暫存器和輸出暫存器
10．6 流水線設計和流水線執行單元
10．7 資源共享數據通道的設計
10．8 帶有握手信號的數據通道
10．9 具有輸入匯流排的數據通道
10．10 遞歸汁算、初始化和計算
10．11 複雜數據通道的設計方法
10．12 暫存器的Schedule
10．13 數據流圖的等價變形
本章小結
習題與思考題10
第11章 SPI主機接口設計
11．1 引言
11．2 SPI匯流排標準
11．3 SPI主機功能描述
11．4 微控制器接口模組
11．5 SPI主機接口模組
本章小結
習題與思考題11
參考文獻
