本書以硬體描述語言為工具，介紹了數字電路及系統的設計方法。本書內容包括數制與編碼、邏輯代數與Verilog HDL基礎、門電路、組合邏輯電路、觸發器、時序邏輯電路、半導體存儲器、數模與模數轉換、數字系統設計、可程式邏輯器件、Verilog HDL仿真和Verilog HDL綜合與最佳化。 書中還列舉了大量的基於Verilog HDL的門電路、觸發器、組合邏輯電路、時序邏輯電路、存儲器和數字系統設計的實例，供讀者參考。每個設計實例都經過了電子設計自動化(EDA)軟體的編譯和仿真，確保無誤。每章後均附有思考題和習題。 本教材可作為高等院校電子、信息、通信、自動化類專業的數字電子技術、EDA技術、硬體描述語言等相關課程的教材和相關工程技術人員的參考資料。
基本介紹
- 書名：數字系統的Verilong HDL設計
- 出版社：機械工業出版社
- 頁數：276頁
- ISBN：9787111216223
- 品牌：機械工業出版社
- 作者：江國強
- 出版日期：2007年8月1日
- 開本：16開
- 定價：26.80
內容簡介,圖書目錄,
內容簡介
本書以硬體描述語言為工具，介紹了數字電路及系統的設計方法。本書內容包括數制與編碼、邏輯代數與Verilog HDL基礎、門電路、組合邏輯電路、觸發器、時序邏輯電路、半導體存儲器、數模與模數轉換、數字系統設計、可程式邏輯器件、Verilog HDL仿真和Verilog HDL綜合與最佳化。
書中還列舉了大量的基於Verilog HDL的門電路、觸發器、組合邏輯電路、時序邏輯電路、存儲器和數字系統設計的實例，供讀者參考。每個設計實例都經過了電子設計自動化(EDA)軟體的編譯和仿真，確保無誤。每章後均附有思考題和習題。
本教材可作為高等院校電子、信息、通信、自動化類專業的數字電子技術、EDA技術、硬體描述語言等相關課程的教材和相關工程技術人員的參考資料。
書中還列舉了大量的基於Verilog HDL的門電路、觸發器、組合邏輯電路、時序邏輯電路、存儲器和數字系統設計的實例，供讀者參考。每個設計實例都經過了電子設計自動化(EDA)軟體的編譯和仿真，確保無誤。每章後均附有思考題和習題。
本教材可作為高等院校電子、信息、通信、自動化類專業的數字電子技術、EDA技術、硬體描述語言等相關課程的教材和相關工程技術人員的參考資料。
圖書目錄
前言
第1章 數制與編碼
1.1 概述
1.1.1 模擬電子技術和數字電子技術
1.1.2 脈衝信號和數位訊號
1.1.3 數字電路的特點
1.2 數制
1.2.1 概述
1.2.2 數制之間的轉換
1.3 編碼
1.3.1 二一十進制編碼
1.3.2 字元編碼
1.4 現代數字系統的設計方法
1.4.1 設計準備
1.4.2 設計輸入
1.4.3 設計處理
1.4.4 設計校驗
1.4.5 器件編程
1.4.6 器件測試和設計驗證
本章小結
思考題和習題
第2章 邏輯代數和Verilog HDL基礎
2.1 邏輯代數基本概念
2.1.1 邏輯常量和邏輯變數
2.1.2 基本邏輯和複合邏輯
2.1.3 邏輯函式的表示方法
2.1.4 邏輯函式的相等
2.2 邏輯代數的運算法則
2.2.1 邏輯代數的基本公式
2.2.2 邏輯代數的基本定理
2.2.3 邏輯代數的常用公式
2.2.4 異或運算公式
2.3 邏輯函式的表達式
2.3.1 邏輯函式常用表達式
2.3.2 邏輯函式的標準表達式
2.3.3 約束及其表示方法
2.4 邏輯函式的公式簡化法
2.4.1 邏輯函式簡化的意義
2.4.2 邏輯函式的公式簡化法
2.5 Verilog HDL基礎
2.5.1 Verilog HDL設計模組的結構
2.5.2 Verilog HDL的詞法
2.5.3 Verilog HDL的語句
2.5.4 不同抽象級別的Verilog HDL模型
2.5.5 關於Verilog 2001
本章小結
思考題和習題
第3章 門電路
3.1 概述
3.2 TTL集成門
3.2.1 TTL集成與非門
3.2.2 TTL與非門的外部特性
3.2.3 TTL與非門的主要參數
3.2.4 TTL與非門的改進電路
3.2.5 TTL積體電路多餘輸入端的處理
3.2.6 TTL其他類型的積體電路
3.2.7 TTL電路的系列產品
3.3 其他類型的雙極型積體電路
3.3.1 ECL電路
3.3.2 I2L電路
3.4 MOS集成門
3.4.1 MOS管
3.4.2 MOS管開關的電路結構和工作原理
3.4.3 MOS非門
3.4.4 MOS門
3.4.5 CMOS門的外部特性
3.5 基於Verilog HDL的門電路設計
3.5.1 用assign語句建模方法實現門電路的描述
3.5.2 用門級元件例化建模方式來描述門電路
本章小結
思考題和習題
第4章 組合邏輯電路
4.1 概述
4.1.1 組合邏輯電路的結構和特點
4.1.2 組合邏輯電路的分析方法
4.1.3 組合邏輯電路的設計方法
4.2 若干常用的組合邏輯電路
4.2.1 算術運算電路
4.2.2 編碼器
4.2.3 解碼器
4.2.4 數據選擇器
4.2.5 數值比較器
4.2.6 奇偶校驗器
4.3 基於Verilog HDL的組合邏輯電路設計
4.3.1 加法器的設計
4.3.2 編碼器
4.3.3 解碼器的設計
4.3.4 數據選擇器的設計
4.3.5 數值比較器的設計
4.3.6 奇偶校驗器的設計
4.4 組合邏輯電路的競爭-冒險現象
本章小結
思考題和習題
第5章 觸發器
5.1 概述
5.2 基本RS觸發器
5.2.1 由與非門構成的基本RS觸發器
5.2.2 由或非門構成的基本RS觸發器
5.3 鐘控觸發器
5.3.1 鐘控RS觸發器
5.3.2 鐘控D型觸發器
5.3.3 鐘控JK觸發器
5.3.4 鐘控T型觸發器
5.3.5 鐘控T'觸發器
5.4 集成觸發器
5.4.1 邊沿JK觸發器
5.4.2 維持-阻塞結構集成觸發器
5.5 觸發器之間的轉換
5.5.1 用JK觸發器實現其他類型觸發器
5.5.2 用D觸發器實現其他類型觸發器的轉換
5.6 基於Verilog HDL的觸發器設計
5.6.1 基本RS觸發器的設計
5.6.2 D鎖存器的設計
5.6.3 D觸發器的設計
5.6.4 JK觸發器的設計
本章小結
思考題和習題
第6章 時序邏輯電路
6.1 概述
6.1.1 時序邏輯電路功能的描述方法
6.1.2 時序邏輯電路的分析方法
6.1.3 同步時序邏輯電路和異步時序邏輯電路
6.2 暫存器和移位暫存器
6.2.1 數碼暫存器
6.2.2 移位暫存器
6.2.3 集成移位暫存器
6.3 計數器
6.3.1 同步計數器的分析
6.3.2 異步計數器
6.3.3 集成計數器
6.4 同步時序邏輯電路的設計
6.4.1 數碼暫存器的設計
6.4.2 移位暫存器的設計
6.4.3 同步計數器的設計
6.4.4 順序脈衝發生器的設計
6.4.5 序列信號發生器的設計
6.4.6 序列信號檢測器的設計
6.4.7 一般同步時序邏輯電路的設計
6.5 異步時序邏輯電路的設計
本章小結
思考題和習題
第7章 半導體存儲器
7.1 概述
7.1.1 半導體存儲器的結構
7.1.2 半導體存儲器的分類
7.2 隨機存儲器
7.2.1 靜態隨機存儲器
7.2.2 動態隨機存儲器
7.2.3 隨機存儲器的典型晶片
7.3 唯讀存儲器
7.3.1 固定ROM
7.3.2 可程式唯讀存儲器
7.3.3 可擦除可程式唯讀存儲器
7.3.4 快閃記憶體
7.4 半導體存儲器的套用
7.5 基於Verilog HDL的存儲器設計
7.5.1 RAM設計
7.5.2 ROM的設計
本章小結
思考題和習題
第8章 數模和模數轉換
8.1 概述
8.2 數模(D/A)轉換
8.2.1 D/A轉換器的結構
8.2.2 D/A轉換器的主要技術指標
8.2.3 集成D/A轉換器
8.3 模數(A/D)轉換
8.3.1 A/D轉換器的基本原理
8.3.2 A/D轉換器的類型
8.3.3 A/D轉換器的主要技術指標
8.3.4 集成ADC晶片
本章小結
思考題和習題
第9章 數字系統設計
9.1 數字系統的設計方法
9.1.1 4位二進制計數器的設計
9.1.2 設計七段顯示解碼器dec7s
9.1.3 計數解碼顯示系統電路的設計
9.2 系統設計實例
9.2.1 8位頻率計的設計
9.2.2 交通燈控制電路的設計
9.2.3 數字電壓表的設計
9.2.4 信號發生器的設計
本章小結
思考題和習題
第10章 可程式邏輯器件
10.1 PLD的基本原理
10.1.1 PLD的分類
10.1.2 陣列型PLD
10.1.3 現場可程式門陣列FPGA
10.1.4 基於查找表的結構
10.2 PLD的設計技術
10.2.1 PLD的設計方法
10.2.2 PLD的設計流程
10.2.3 在系統可程式技術
10.2.4 邊界掃描技術
10.3 PLD的編程與配置
10.3.1 CPLD的ISP方式編程
10.3.2 使用PC的並口配置FPGA
本章小結
思考題和習題
第11章 Verilog HDL仿真
11.1 Verilog HDL仿真支持語句
11.1.1 系統任務和系統函式
11.1.2 編譯指令
11.2 Verilog HDL的仿真方法
11.2.1 ModelSim的命令式仿真
11.2.2 ModelSim的波形仿真
11.2.3 ModelSim互動命令方式仿真
11.2.4 ModelSim批處理工作方式
11.3 Verilog HDL測試平台軟體的設計
11.3.1 組合邏輯電路測試平台軟體的設計
11.3.2 時序邏輯電路測試平台軟體的設計
11.3.3 數字系統電路測試平台軟體的設計
本章小結
思考題和習題
第12章 Verilog HDL綜合與最佳化
12.1 綜合的概念
12.2 Verilog HDL設計的硬體實現
12.2.1 編輯設計檔案
12.2.2 編譯設計檔案
12.2.3 仿真設計檔案
12.2.4 編程下載設計檔案
12.3 設計最佳化
12.3.1 面積與速度的最佳化
12.3.2 時序約束與選項設定
12.3.3 Fitter設定
12.4 Quartus Ⅱ的RTL閱讀器
本章小結
思考題和習題
附錄
附錄A 國產半導體積體電路型號命名法(GB3430-82)
附錄B Altera DE2開發板使用方法
參考文獻
第1章 數制與編碼
1.1 概述
1.1.1 模擬電子技術和數字電子技術
1.1.2 脈衝信號和數位訊號
1.1.3 數字電路的特點
1.2 數制
1.2.1 概述
1.2.2 數制之間的轉換
1.3 編碼
1.3.1 二一十進制編碼
1.3.2 字元編碼
1.4 現代數字系統的設計方法
1.4.1 設計準備
1.4.2 設計輸入
1.4.3 設計處理
1.4.4 設計校驗
1.4.5 器件編程
1.4.6 器件測試和設計驗證
本章小結
思考題和習題
第2章 邏輯代數和Verilog HDL基礎
2.1 邏輯代數基本概念
2.1.1 邏輯常量和邏輯變數
2.1.2 基本邏輯和複合邏輯
2.1.3 邏輯函式的表示方法
2.1.4 邏輯函式的相等
2.2 邏輯代數的運算法則
2.2.1 邏輯代數的基本公式
2.2.2 邏輯代數的基本定理
2.2.3 邏輯代數的常用公式
2.2.4 異或運算公式
2.3 邏輯函式的表達式
2.3.1 邏輯函式常用表達式
2.3.2 邏輯函式的標準表達式
2.3.3 約束及其表示方法
2.4 邏輯函式的公式簡化法
2.4.1 邏輯函式簡化的意義
2.4.2 邏輯函式的公式簡化法
2.5 Verilog HDL基礎
2.5.1 Verilog HDL設計模組的結構
2.5.2 Verilog HDL的詞法
2.5.3 Verilog HDL的語句
2.5.4 不同抽象級別的Verilog HDL模型
2.5.5 關於Verilog 2001
本章小結
思考題和習題
第3章 門電路
3.1 概述
3.2 TTL集成門
3.2.1 TTL集成與非門
3.2.2 TTL與非門的外部特性
3.2.3 TTL與非門的主要參數
3.2.4 TTL與非門的改進電路
3.2.5 TTL積體電路多餘輸入端的處理
3.2.6 TTL其他類型的積體電路
3.2.7 TTL電路的系列產品
3.3 其他類型的雙極型積體電路
3.3.1 ECL電路
3.3.2 I2L電路
3.4 MOS集成門
3.4.1 MOS管
3.4.2 MOS管開關的電路結構和工作原理
3.4.3 MOS非門
3.4.4 MOS門
3.4.5 CMOS門的外部特性
3.5 基於Verilog HDL的門電路設計
3.5.1 用assign語句建模方法實現門電路的描述
3.5.2 用門級元件例化建模方式來描述門電路
本章小結
思考題和習題
第4章 組合邏輯電路
4.1 概述
4.1.1 組合邏輯電路的結構和特點
4.1.2 組合邏輯電路的分析方法
4.1.3 組合邏輯電路的設計方法
4.2 若干常用的組合邏輯電路
4.2.1 算術運算電路
4.2.2 編碼器
4.2.3 解碼器
4.2.4 數據選擇器
4.2.5 數值比較器
4.2.6 奇偶校驗器
4.3 基於Verilog HDL的組合邏輯電路設計
4.3.1 加法器的設計
4.3.2 編碼器
4.3.3 解碼器的設計
4.3.4 數據選擇器的設計
4.3.5 數值比較器的設計
4.3.6 奇偶校驗器的設計
4.4 組合邏輯電路的競爭-冒險現象
本章小結
思考題和習題
第5章 觸發器
5.1 概述
5.2 基本RS觸發器
5.2.1 由與非門構成的基本RS觸發器
5.2.2 由或非門構成的基本RS觸發器
5.3 鐘控觸發器
5.3.1 鐘控RS觸發器
5.3.2 鐘控D型觸發器
5.3.3 鐘控JK觸發器
5.3.4 鐘控T型觸發器
5.3.5 鐘控T'觸發器
5.4 集成觸發器
5.4.1 邊沿JK觸發器
5.4.2 維持-阻塞結構集成觸發器
5.5 觸發器之間的轉換
5.5.1 用JK觸發器實現其他類型觸發器
5.5.2 用D觸發器實現其他類型觸發器的轉換
5.6 基於Verilog HDL的觸發器設計
5.6.1 基本RS觸發器的設計
5.6.2 D鎖存器的設計
5.6.3 D觸發器的設計
5.6.4 JK觸發器的設計
本章小結
思考題和習題
第6章 時序邏輯電路
6.1 概述
6.1.1 時序邏輯電路功能的描述方法
6.1.2 時序邏輯電路的分析方法
6.1.3 同步時序邏輯電路和異步時序邏輯電路
6.2 暫存器和移位暫存器
6.2.1 數碼暫存器
6.2.2 移位暫存器
6.2.3 集成移位暫存器
6.3 計數器
6.3.1 同步計數器的分析
6.3.2 異步計數器
6.3.3 集成計數器
6.4 同步時序邏輯電路的設計
6.4.1 數碼暫存器的設計
6.4.2 移位暫存器的設計
6.4.3 同步計數器的設計
6.4.4 順序脈衝發生器的設計
6.4.5 序列信號發生器的設計
6.4.6 序列信號檢測器的設計
6.4.7 一般同步時序邏輯電路的設計
6.5 異步時序邏輯電路的設計
本章小結
思考題和習題
第7章 半導體存儲器
7.1 概述
7.1.1 半導體存儲器的結構
7.1.2 半導體存儲器的分類
7.2 隨機存儲器
7.2.1 靜態隨機存儲器
7.2.2 動態隨機存儲器
7.2.3 隨機存儲器的典型晶片
7.3 唯讀存儲器
7.3.1 固定ROM
7.3.2 可程式唯讀存儲器
7.3.3 可擦除可程式唯讀存儲器
7.3.4 快閃記憶體
7.4 半導體存儲器的套用
7.5 基於Verilog HDL的存儲器設計
7.5.1 RAM設計
7.5.2 ROM的設計
本章小結
思考題和習題
第8章 數模和模數轉換
8.1 概述
8.2 數模(D/A)轉換
8.2.1 D/A轉換器的結構
8.2.2 D/A轉換器的主要技術指標
8.2.3 集成D/A轉換器
8.3 模數(A/D)轉換
8.3.1 A/D轉換器的基本原理
8.3.2 A/D轉換器的類型
8.3.3 A/D轉換器的主要技術指標
8.3.4 集成ADC晶片
本章小結
思考題和習題
第9章 數字系統設計
9.1 數字系統的設計方法
9.1.1 4位二進制計數器的設計
9.1.2 設計七段顯示解碼器dec7s
9.1.3 計數解碼顯示系統電路的設計
9.2 系統設計實例
9.2.1 8位頻率計的設計
9.2.2 交通燈控制電路的設計
9.2.3 數字電壓表的設計
9.2.4 信號發生器的設計
本章小結
思考題和習題
第10章 可程式邏輯器件
10.1 PLD的基本原理
10.1.1 PLD的分類
10.1.2 陣列型PLD
10.1.3 現場可程式門陣列FPGA
10.1.4 基於查找表的結構
10.2 PLD的設計技術
10.2.1 PLD的設計方法
10.2.2 PLD的設計流程
10.2.3 在系統可程式技術
10.2.4 邊界掃描技術
10.3 PLD的編程與配置
10.3.1 CPLD的ISP方式編程
10.3.2 使用PC的並口配置FPGA
本章小結
思考題和習題
第11章 Verilog HDL仿真
11.1 Verilog HDL仿真支持語句
11.1.1 系統任務和系統函式
11.1.2 編譯指令
11.2 Verilog HDL的仿真方法
11.2.1 ModelSim的命令式仿真
11.2.2 ModelSim的波形仿真
11.2.3 ModelSim互動命令方式仿真
11.2.4 ModelSim批處理工作方式
11.3 Verilog HDL測試平台軟體的設計
11.3.1 組合邏輯電路測試平台軟體的設計
11.3.2 時序邏輯電路測試平台軟體的設計
11.3.3 數字系統電路測試平台軟體的設計
本章小結
思考題和習題
第12章 Verilog HDL綜合與最佳化
12.1 綜合的概念
12.2 Verilog HDL設計的硬體實現
12.2.1 編輯設計檔案
12.2.2 編譯設計檔案
12.2.3 仿真設計檔案
12.2.4 編程下載設計檔案
12.3 設計最佳化
12.3.1 面積與速度的最佳化
12.3.2 時序約束與選項設定
12.3.3 Fitter設定
12.4 Quartus Ⅱ的RTL閱讀器
本章小結
思考題和習題
附錄
附錄A 國產半導體積體電路型號命名法(GB3430-82)
附錄B Altera DE2開發板使用方法
參考文獻
