本書主要講述基於IEEEStd1364-2001版本的Verilog硬體描述語言，著重講述了使用Verilog進行數字系統的設計、驗證及綜合。根據數字積體電路設計的工程需求，本書重點關注了testbench的設計編寫、驗證和測試技術，深入講述了基於VerilogHDL的開關級、門級、RTL級、行為級和系統級建模技術，從而使讀者能儘快掌握硬體電路和系統的高效Verilog編程技術。
基本介紹
- 書名：Verilog數學系統設計--RTL綜合.測試平台與驗證(第二版)
- 作者：（美）納瓦畢
- ISBN：10位[7121052415]13位[9787121052415]
- 定價：￥35.00元
- 出版社：電子工業出版社
- 出版時間：2007-11
內容簡介,目錄,
內容簡介
本書主要講述基於IEEEStd1364-2001版本的Verilog硬體描述語言，著重講述了使用Verilog進行數字系統的設計、驗證及綜合。根據數字積體電路設計的工程需求，本書重點關注了testbench的設計編寫、驗證和測試技術，深入講述了基於VerilogHDL的開關級、門級、RTL級、行為級和系統級建模技術，從而使讀者能儘快掌握硬體電路和系統的高效Verilog編程技術。書中把RTL描述、電路綜合和testbench驗證測試技術緊密結合，給出了多個從設計描述到驗證的RTL數字電路模組和系統的設計實例。改編者在對標題、重點句子和段落進行註解時，在翻譯的基礎上針對較難理解的內容做了詳細說明。
本書的設計與講解由淺入深，既適合高年級本科生作為雙語教學教材，也適合作為研究生第一年的雙語課程教材。作為本科生和研究生數字系統設計和計算機組織結構的補充，本書也很價值。
本書為英文版。
目錄
Chapter1 DigitalSystemDesignAutomationwithVerilog
1.1 DigitalDesignFlow
1.2 VerilogHDL
1.3 Summary
Problems
SuggestedReading
Chapter2 RegisterTransferLevelDesignwithVerilog
2.1 RTLevelDesign
2.2 ElementsofVerilog
2.3 ComponentDescriptioninVerilog
2.4 Testbenches
2.5 Summary
Problems
SuggestedReading
Chapter3 VerilogLanguageConcepts
3.1 CharacterizingHardwareLanguages
3.2 ModuleBasics
3.3 VerilogSimulationModel
3.4 CompilerDirectives
3.5 SystemTasksandFunctions
3.6 Summary
Problems
SuggestedReading
Chapter4 CombinationalCircuitDescription
4.1 ModuleWires
4.2 GateLevelLogic
4.3 HierarchicalStructures
4.4 DescribingExpressionswithAssignStatements
4.5 BehavioralCombinationalDescriptions
4.6 CombinationalSynthesis
4.7 Summary
Problems
SuggestedReading
Chapter5 SequetialCircuitDescription
5.1 SequentialModels
5.2 BasicMemoryComponents
5.3 FunctionalRegisters
5.4 StateMachineCoding
5.5 SequentialSynthesis
5.6 Summary
Problems
SuggestedReading
Chapter6 ComponentTestVerification
6.1 Testbench
6.2 TestbenchTechniques
6.3 DesignVerification
6.4 AssertionVerification
6.5 TextBasedTestbenches
6.6 Summary
Problems
SuggestedReading
Chapter7 DetailedModeling
7.1 SwitchLevelModeling
7.2 StrengthModeling
7.3 Summary
Problems
SuggestedReading
Chapter8 RTLevelDesignandTest
8.1 SequentialMultiplier
8.2 vonNeumannComputerModel
8.3 CPUDesignandTest
8.4 Summary
Problems
SuggestedReading
AppendixA ListofKeywords
AppendixB FrequentlyUsedSyetemTaskeandFunctions
AppendixC CompilerDirectives
AppendixD VerilogFormalSyntaxDefinition
AppendixE VerilogAssertionMonitors
