Verilog HDL數字系統設計入門與套用實例

內容簡介

《Verilog HDL數字系統設計入門與套用實例》系統介紹了硬體描述語言Verilog HDL及數字系統設計的相關知識，主要內容包括EDA技術、FP—GA/CPLD器件、硬體描述語言Verilog HDL基礎知識及設計實例、基於CPLD/FPGA數字系統設計實例。《Verilog HDL數字系統設計入門與套用實例》以套用為主、突出實踐性，書中的實例內容翔實、新穎，結構嚴謹、由淺入深、化難為易、敘述清晰、通俗易懂。

圖書目錄

第1章第四十節緒論

1.1 第四十節 EDA技術

1.2 第四十節數字系統的設計

1.3 第四十節思考與練習

第2章第四十節可程式邏輯器件

2.1 第四十節可程式邏輯器件概述

2.2 第四十節 CPLD的結構和工作原理

2.3 第四十節 FPGA的結構和工作原理

2.4 第四十節主流FPGA/CPLD產品

2.5 第四十節 FPGA/PLD的設計流程

2.6 第四十節 FPGA與CPLD的對比

2.7 第四十節思考與練習

第3章第四十節 QuartusI

3.2 第四十節 QuartusII9.1 管理器

3.3 第四十節設計輸入

3.4 第四十節設計處理

3.5 第四十節層次設計

3.6 第四十節基於宏功能模組的設計

3.7 第四十節思考與練習

第4章第四十節 ModelSim6.5 仿真軟體

4.1 第四十節概述

4.2 第四十節 ModelSim6.5 使用舉例

4.3 第四十節思考與練習

第5章第四十節 Verilog硬體描述語言

5.1 第四十節 VerilogHDL概述

5.2 第四十節 VerilogHDL的模組結構

5.3 第四十節 VerilogHDL的基本語法

5.4 第四十節 VerilogHDL的基本語句

5.5 第四十節 VerilogHDL的描述風格

5.6 第四十節數字電路的仿真

5.7 第四十節綜合實例

5.8 第四十節思考與練習

第6章第四十節組合邏輯電路設計

6.1 第四十節編碼器和解碼器

6.2 第四十節數據選擇器

6.3 第四十節加法器

6.4 第四十節乘法器

6.5 第四十節其他組合邏輯電路

6.6 第四十節綜合實例

6.7 第四十節思考與練習

第7章第四十節時序邏輯電路設計

7.1 第四十節觸發器

7.2 第四十節鎖存器和暫存器

7.3 第四十節移位暫存器

7.4 第四十節分頻器

7.5 第四十節計數器

7.6 第四十節其他時序邏輯電路

7.7 第四十節綜合實例

Verilog HDL數字系統設計入門與套用實例

基本介紹

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