VerilogHDL數字系統設計原理與實踐

《VerilogHDL數字系統設計原理與實踐》是2018年5月機械工業出版社出版的圖書，作者是王建民。

基本介紹

• 書名：VerilogHDL數字系統設計原理與實踐
• 作者：王建民
• 出版社：機械工業出版社
• 出版時間：2018年5月
• 定價：59.8 元
• 開本：16 開
• 裝幀：平裝
• ISBN：9787111595823

內容簡介

《Verilog HDL數字系統設計原理與實踐》從套用角度出發，詳細介紹了利用硬體描述語言進行數字電路設計的基本原理、基本概念和設計方法，包括VerilogHDL語法基礎、組合邏輯電路、規則時序邏輯電路、有限狀態機及數據通道設計，靜態時序分析及跨時鐘域數據傳輸的基本概念、設計方法及套用。全書通過大量、完整、規範的設計實例演示各類數字電路的設計過程和描述方法。每章配有習題，以指導讀者深入地進行學習。本書既可以作為電子科學與技術、積體電路設計相關專業本科、研究生數字積體電路前端設計教材，也可作為電子信息、電氣工程和自動化相關專業FPGA套用設計課程教材使用。

圖書目錄

目錄

前言

第1章數字系統設計概述

1.1引言

1.2模擬電路和數字電路

1.2.1模擬信號和數位訊號

1.2.2模數轉換

1.2.3模擬電路和數字電路

1.3數字電路設計

1.3.1數字電路與系統

1.3.2數字電路設計流程

1.4硬體描述語言

1.5習題和思考題

第2章數字電路基礎

2.1變數和函式

2.2基本邏輯關係

2.2.1邏輯與

2.2.2邏輯或

2.2.3邏輯反

2.3邏輯門和數字電路

2.3.1電晶體

2.3.2邏輯門

2.3.3邏輯電路的表示

2.4布爾代數和卡諾圖

2.4.1布爾代數

2.4.2最小項的定義及其性質

2.4.3卡諾圖法化簡邏輯函式

2.5CMOS邏輯門電路

2.5.1NMOS邏輯門

2.5.2CMOS邏輯門

2.6設計實現

2.6.1標準晶片

2.6.2可程式邏輯器件

2.6.3全定製晶片、標準單元和門陣列

2.7習題和思考題

第3章Verilog HDL硬體描述語言

3.1基本概念

3.1.1模組

3.1.2空白和注釋

3.1.3關鍵字

3.1.4標識符

3.2數據類型

3.2.1四值邏輯系統

3.2.2線網和變數

3.2.3有符號和無符號數

3.3層次化設計

3.3.1設計方法學

3.3.2模組實例

3.3.3連線埠連線規則

3.4門級描述

3.4.1多輸入門

3.4.2多輸出門

3.4.3三態門

3.4.4門陣列實例

3.5任務和函式

3.5.1任務

3.5.2函式

3.5.3任務和函式的區別

3.5.4設計實例：格雷碼計數器

3.6可重用設計

3.6.1宏定義

3.6.2條件編譯

3.6.3參數

3.7習題和思考題

第4章組合邏輯電路設計

4.1組合邏輯電路

4.2連續賦值語句

4.3組合邏輯always塊

4.4Verilog HDL操作符

4.4.1表達式

4.4.2運算元

4.4.3操作符

4.4.4操作符優先權

4.5if語句

4.5.1基本語法

4.5.2設計實例

4.6case語句

4.6.1基本語法

4.6.2設計實例

4.7決策樹

4.7.1full case和parallel case

4.7.2優先結構路由網路

4.7.3並列結構路由網路

4.8組合邏輯電路設計實例

4.8.1有符號加法器

4.8.2移位器

4.8.3三態邏輯

4.8.4浮點數加法器

4.8.5組合邏輯乘法器

4.9設計最佳化

4.9.1操作符共享

4.9.2布局相關的電路

4.9.3功能共享

4.10組合邏輯電路的設計要點

4.10.1組合邏輯電路設計的常見錯誤

4.10.2組合邏輯電路設計規則

4.11組合邏輯電路Testbench

4.11.1仿真邏輯的構成

4.11.2組合邏輯電路Testbench實例

4.12習題和思考題

第5章規則時序邏輯電路設計

5.1時序邏輯電路

5.1.1時序邏輯電路結構及工作過程

5.1.2時序邏輯電路的描述

5.2基本存儲元件

5.2.1D鎖存器

5.2.2D觸發器

5.2.3暫存器和暫存器檔案

5.3規則時序邏輯電路設計實例

5.3.1計數器

5.3.2移位暫存器

5.3.3線性反饋移位暫存器

5.3.4同步 FIFO

5.4循環語句

5.4.1for循環語句

5.4.2while語句

5.5生成語句

5.5.1循環生成語句

5.5.2條件生成語句

5.5.3case生成語句

5.6時序邏輯電路Testbench

5.7設計陷阱

5.7.1阻塞賦值和非阻塞賦值

5.7.2組合邏輯環

5.7.3異步信號的誤用

5.7.4門控時鐘的誤用

5.7.5導出時鐘的使用

5.8習題和思考題

第6章有限狀態機設計原理

6.1有限狀態機

6.1.1米利狀態機和摩爾狀態機

6.1.2邊沿檢測電路

6.1.3米利狀態機和摩爾狀態機的比較

6.2狀態轉換圖和算法狀態機圖

6.2.1狀態轉換圖

6.2.2算法狀態機圖

6.3有限狀態機的時序

6.4狀態賦值

6.4.1未用狀態的處理

6.4.2狀態賦值對電路的影響

6.4.3超前輸出電路

6.5有限狀態機的實現

6.5.1代碼風格

6.5.2Verilog HDL狀態賦值

6.5.3兩段式always塊

6.5.4多段式always塊

6.5.5一段式always塊

6.6設計實例

6.6.1序列檢測器

6.6.2鍵盤掃描電路

6.6.3仲裁電路

6.6.4BCD碼餘3碼轉換電路

6.7習題和思考題

第7章有限狀態機設計實踐

7.1軌道車控制器

7.1.1問題描述

7.1.2軌道車運行方向輸出信號

7.1.3開關位置輸出信號

7.1.4感測器輸入信號

7.1.5設計實現

7.2飛機起落架控制器

7.2.1問題描述

7.2.2設計實現

7.3存儲器控制器

7.3.1SRAM讀寫時序

7.3.2SRAM控制器數據通道

7.3.3SRAM控制器控制通道

7.4通用異步收發器UART

7.4.1接收模組

7.4.2傳送模組

7.5習題和思考題

第8章時序分析基礎

8.1組合邏輯電路的傳播延遲

8.1.1組合邏輯電路傳播延遲的定義

8.1.2傳播延遲產生的後果

8.1.3傳播延遲的計算

8.2時序邏輯電路的傳播延遲

8.2.1引腳到引腳延遲路徑

8.2.2輸入到暫存器數據輸入延遲路徑

8.2.3時鐘到輸出延遲路徑

8.2.4暫存器到暫存器延遲路徑

8.2.5時序邏輯電路的最高工作頻率

8.2.6建立時間和保持時間的調整

8.3提高電路的最高工作頻率

8.4調整電路的建立時間和保持時間

8.5同步電路的時序分析方法

8.5.1建立時間和最高工作頻率

8.5.2保持時間

8.5.3輸出相關的時序參數

8.5.4輸入相關的時序參數

8.6帶有時鐘偏斜情況的時序分析

8.6.1時鐘偏斜對同步設計的影響

8.6.2時鐘偏斜對於建立時間和最高時鐘頻率的影響

8.6.3時鐘偏斜對保持時間約束的影響

8.7習題和思考題

第9章數據通道設計原理

9.1數據通道

9.2暫存器傳輸級設計

9.2.1算法

9.2.2數據流模型

9.2.3暫存器傳輸級設計

9.3FSMD設計原理

9.3.1暫存器傳輸操作

9.3.2數據通道

9.3.3控制通道

9.4FSMD設計

9.4.1ASMD圖

9.4.2FSMD設計方法

9.4.3在條件判斷框中使用暫存器

9.4.4FSMD的Verilog HDL描述

9.4.5FSMD設計的資源共享

9.5流水線設計

9.5.1吞吐率和Latency

9.5.2流水線設計

9.5.3流水線邏輯電路設計

9.6設計實例:訪問RAM

9.6.1問題描述

9.6.2數據通道

9.6.3控制通道設計

9.7習題和思考題

第10章數據通道設計實踐

10.1問題描述

10.2定點數的表示

10.3飽和算術運算

10.3.1飽和加法運算

10.3.2飽和乘法運算

10.4設計實例：混合方程

10.4.1混合方程

10.4.2混合方程的直接實現

10.5流水線設計

10.6面積最佳化方法

10.6.1資源共享數據通道的設計

10.6.2握手信號

10.6.3輸入匯流排數據通道

10.7遞歸和初始化

10.8暫存器的Schedule

10.9設計最佳化

10.9.1電路結構與速度

10.9.2電路結構與面積

10.10習題和思考題

第11章跨時鐘域數字設計

11.1時鐘域

11.2亞穩態

11.3基本同步電路

11.3.1電平同步電路

11.3.2邊沿同步電路

11.3.3脈衝同步電路

11.4同步多個控制信號

11.4.1兩個控制信號

11.4.2具有相位關係的控制信號

11.4.3編碼控制信號

11.5握手協定

11.5.1四步握手協定

11.5.2兩步握手協定

11.6跨時鐘域數據傳輸

11.6.1四步握手協定數據傳輸

11.6.2兩步傳輸協定數據傳輸

11.6.3單步握手協定數據傳輸

11.7通過存儲器傳輸數據

11.7.1異步FIFO緩衝器

11.7.2共享存儲器實現交換數據

11.8異步FIFO設計

11.8.1異步FIFO設計——方式1

11.8.2異步FIFO設計——方式2

11.9習題和思考題

附錄

附錄AVerilog HDL關鍵字（IEEE Std. 1364-2001）

附錄B常用邏輯符號對照表