Verilog HLD 數字系統設計與驗證

內容提要：

本書全面介紹如何使用Verilog HDL進行數字電路設計、仿真和驗證。全書共分為Verilog HDL語法基礎與基本電路單元設計、系統設計與驗證和附錄三個組成部分。本書以Verilog-1995和verilog-2001標準為基礎,重視電路仿真與驗證,緊密結合設計實踐,可以幫助讀者掌握規範的電路設計方法。書中大量的例題可直接用於讀者的設計實踐,具有良好的參考價值。

本書適合通信工程、電子工程及相關專業的高年級本科生、碩士生作為教材使用,同時也可供進行積體電路設計和可程式邏輯器件設計的工程師... [顯示全部]

圖書目錄：

第一部分語法基礎與基本電路單元設計

第1章引言

1.1 VerilogHDL語言的產生與發展

1.2 設計流程

1.3 VerilogHDL在電路仿真中的套用

1.3.1 使用Verilog建立電路模型

1.3.2 編寫測試代碼testbench

1.4 VerilogHDL在電路綜合中的套用

思考與練習

第2章 Verilog代碼結構

2.1 模組的結構

2.1.1 Verilog中的標識符

2.1.2 Verilog中連線埠和內部變數的定義

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編輯推薦與評論：

本書特色

◎語法貪紹清晰簡潔,配套例題針對性強,包括必要的頂層電路圖、設計代碼、電路綜合結果、驗證代碼和仿真結果,有助於讀者全面理解

◎將狀態機的設計獨立成章,總結了種常用狀態機設計風格,並通過典型例題進行對照分析

◎加強了對常用系統函式和任務的內容講述,給出典型例題並輔以解釋說明,使讀者易於理解

◎重視數字系統的設計驗證,採用專門的章節進行全面分析

◎深入討論數字電路設計中的時鐘問題。詳細分析靜態定時分析方法的原理,並討論多時鐘並存時的時鐘域劃分和同步化設計等問題... [顯示全部]

Verilog HLD 數字系統設計與驗證

基本介紹

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