本書系統地對Verilog HDL語法和程式設計進行了介紹，明確了數字可綜合邏輯設計和測試仿真程式設計在Verilog HDL中的不同，通過對典型的組合邏輯電路、時序邏輯電路和測試程式的設計舉例，較為完整地說明了Verilog HDL在數字積體電路中的使用方法。
基本介紹
- 書名：Verilog HDL數字積體電路設計原理與套用（第二版）
- 作者：蔡覺平 李振榮 何小川 李逍楠 翁靜純
- ISBN：978-7-5606-4110-2
- 出版時間：2016-08
內容介紹,目錄,
內容介紹
全書共8章，主要內容包括硬體描述語言和Verilog HDL概述，Verilog HDL的基本語法，Verilog HDL程式設計語句和描述方式，組合電路和時序電路的設計舉例，Verilog HDL積體電路測試程式和測試方法，較為複雜的數字電路和系統的設計舉例，數字積體電路中Verilog HDL的EDA工具和使用，以及對Verilog HDL發展的分析等。
本書可作為電子信息類相關專業本科生和研究生的教材，也可作為數字積體電路設計工程師的參考書。
