目前隨著對電路功能及性能要求的不斷提高，傳統的簡單積體電路已不能滿足設計者的需求，所以在功能要求不斷提高的背景下，可程式器件逐漸成為廣大硬體工程師所必需的設計器件。 本書通過先對Altem公司的CPLD/FPGA的介紹，使讀者對可程式器件有一個深入的了解；然後通過標準VHDL的介紹，並且穿插具體工程的實例，使讀者對VHDL有一個準確的掌握，不再對可程式器件感到神秘，而且能夠達到輕鬆上手的目的。 本書內容豐富、全面系統、實用性很強，可以使讀者快速全面地掌握vHDL設計的知識。本書既可以作為高等學校相關專業的教材或參考書，同時也可以作為廣大硬體電路設計工程師必不可少的工具書或培訓教材。
基本介紹
- 書名：面向CPLD/FPGA的VHDL設計
- 出版社：機械工業出版社
- 頁數：294頁
- ISBN：7111201094
- 作者：王開軍 姜宇柏
- 出版日期：2007年1月1日
- 開本：16開
- 品牌：機械工業出版社
內容簡介,圖書目錄,
內容簡介
本書通過先對Altem公司的CPLD/FPGA的介紹，使讀者對可程式器件有一個深入的了解；然後通過標準VHDL的介紹，並且穿插具體工程的實例，使讀者對VHDL有一個準確的掌握，不再對可程式器件感到神秘，而且能夠達到輕鬆上手的目的。本書既可以作為高等學校相關專業的教材或參考書，同時也可以作為廣大硬體電路設計工程師必不可少的工具書或培訓教材。
圖書目錄
叢書序
前言
第1章 可程式器件及Altera公司可
編程器件簡介
1.1可程式邏輯器件簡介
1.1.1可程式器件的發展歷史及前景
1.1.2可程式邏輯器件的基本結構
1.1.3可程式器件的分類
1.2 Altera系列器件簡介
1.2.1 PLD廠商簡介
1.2.2 Altera公司的複雜可程式器件
1.2.3 Altera公司的現場可編門陣列
1.3如何根據項目選擇器件
第2章 硬體描述語言簡介
2.1硬體描述語言的由來和發展
2.2各種硬體描述語言的介紹及特點
2.2.1 VHDL
2.2.2 Verilog HDL
2.2.3 Superlog
2.2.4 SystemC
2.3 VHDL的基本語法
2.3.1 VHDL的基本結構
2.3.2 VHDL的基本語句
第3章 Altera公司QuartusⅡ介紹
3.1 QuartusⅡ簡介
3.2 QuartusⅡ安裝及界面介紹
3.2.1 QuartusⅡ安裝
3.2.2 QuartusⅡ界面簡介
3.2.3 QuartusⅡ常用的設定
第4章 組合邏輯電路設計
4.1組合邏輯電路概述
4.1.1組合邏輯電路的定義
4.1.2組合邏輯電路的分析
4.1.3組合邏輯電路的設計
4.2我在第一個項目中遇到的問題
4.3典型的組合邏輯電路分析
4.3.1解碼器
4.3.2加法器
4.3.3隻讀存儲器
4.3.4比較器
4.3.5多路選擇器
4.3.6三態匯流排
4.4工程師們的經驗
4.4.1組合邏輯電路的競爭冒險
4.4.2選擇器設計和FPGA資源
第5章 時序邏輯電路的設計
5.1時序是一切硬體工作的基礎
5.1.1時序邏輯電路的定義
5.1.2時序邏輯電路的分類
5.1.3時序邏輯電路的分析
5.1.4時序邏輯電路的設計
5.2設計中應考慮的時序問題
5.2.1時鐘信號
5.2.2清零信號和置位信號
5.2.3建立時間和保持時間
5.2.4觸發器及其套用
5.3典型的時序邏輯電路分析與描述
5.3.1分頻器
5.3.2計數器
5.3.3移位暫存器
5.3.4存儲器
5.4怎樣才能避免潛在的危險
5.4.1 FPGA/CPLD中的競爭冒險
5.4.2時序電路中的競爭冒險
5.4.3如何消除時序電路中的競爭冒險
5.5工程師們的經驗
5.5.1毛刺的產生
5.5.2如何消除毛刺
5.5.3計數器設計與FPGA資源
第6章 有限狀態機
6.1什麼是狀態機
6.2有限狀態機分類及VHDL描述
6.2.1摩爾型狀態機
6.2.2米勒型狀態機
6.3有限狀態機的編碼
6.3.1狀態機的編碼方式
6.3.2狀態方程和輸出方程
6.3.3剩餘狀態的處理
6.4有限狀態機的VHDL設計
6.4.1有限狀態機的設計流程
6.4.2有限狀態機的復位
6.5狀態機與時序邏輯電路
6.6典型狀態機電路的VHDL描述
6.7工程師們的經驗
6.7.1狀態機速度的最佳化
6.7.2狀態機的容錯性設計
第7章 典型的VHDL設計解析
7.1分頻電路
7.1.1 2的冪次分頻電路
7.1.2非2的冪次分頻電路
7.1.3非整數分頻電路
7.2倍頻電路
7.3多位加法器電路
7.4偽隨機序列發生器
7.5並/串轉換器
7.6 FIF0存儲器
7.7雙向數據轉換器
7.8數字頻率計
第8章 電路的仿真
8.1什麼是電路的仿真
8.2 ModelSim功能介紹
8.2.1 ModelSim視窗說明
8.2.2波形視窗調試方法
8.3怎樣寫VHDL測試基準
8.3.1測試基準常用的VHDL語句
8.3.2測試基準分析
8.4一個功能仿真實例
8.4.1基本仿真流程
8.4.2工程仿真流程
第9章 基於FPGA/CPLD的VHDL設計經驗總結
9.1養成良好的編程習慣
9.2怎樣最佳化你的程式
9.2.1如何最佳化VHDL設計
9.2.2如何在VHDL設計中提高綜合效率
9.3 FPGA/CPLD的設計和最佳化
9.3.1哪些因素影響電路結構的複雜程度
9.3.2速度和面積的最佳化
9.4系統級層次式設計
參考文獻
前言
第1章 可程式器件及Altera公司可
編程器件簡介
1.1可程式邏輯器件簡介
1.1.1可程式器件的發展歷史及前景
1.1.2可程式邏輯器件的基本結構
1.1.3可程式器件的分類
1.2 Altera系列器件簡介
1.2.1 PLD廠商簡介
1.2.2 Altera公司的複雜可程式器件
1.2.3 Altera公司的現場可編門陣列
1.3如何根據項目選擇器件
第2章 硬體描述語言簡介
2.1硬體描述語言的由來和發展
2.2各種硬體描述語言的介紹及特點
2.2.1 VHDL
2.2.2 Verilog HDL
2.2.3 Superlog
2.2.4 SystemC
2.3 VHDL的基本語法
2.3.1 VHDL的基本結構
2.3.2 VHDL的基本語句
第3章 Altera公司QuartusⅡ介紹
3.1 QuartusⅡ簡介
3.2 QuartusⅡ安裝及界面介紹
3.2.1 QuartusⅡ安裝
3.2.2 QuartusⅡ界面簡介
3.2.3 QuartusⅡ常用的設定
第4章 組合邏輯電路設計
4.1組合邏輯電路概述
4.1.1組合邏輯電路的定義
4.1.2組合邏輯電路的分析
4.1.3組合邏輯電路的設計
4.2我在第一個項目中遇到的問題
4.3典型的組合邏輯電路分析
4.3.1解碼器
4.3.2加法器
4.3.3隻讀存儲器
4.3.4比較器
4.3.5多路選擇器
4.3.6三態匯流排
4.4工程師們的經驗
4.4.1組合邏輯電路的競爭冒險
4.4.2選擇器設計和FPGA資源
第5章 時序邏輯電路的設計
5.1時序是一切硬體工作的基礎
5.1.1時序邏輯電路的定義
5.1.2時序邏輯電路的分類
5.1.3時序邏輯電路的分析
5.1.4時序邏輯電路的設計
5.2設計中應考慮的時序問題
5.2.1時鐘信號
5.2.2清零信號和置位信號
5.2.3建立時間和保持時間
5.2.4觸發器及其套用
5.3典型的時序邏輯電路分析與描述
5.3.1分頻器
5.3.2計數器
5.3.3移位暫存器
5.3.4存儲器
5.4怎樣才能避免潛在的危險
5.4.1 FPGA/CPLD中的競爭冒險
5.4.2時序電路中的競爭冒險
5.4.3如何消除時序電路中的競爭冒險
5.5工程師們的經驗
5.5.1毛刺的產生
5.5.2如何消除毛刺
5.5.3計數器設計與FPGA資源
第6章 有限狀態機
6.1什麼是狀態機
6.2有限狀態機分類及VHDL描述
6.2.1摩爾型狀態機
6.2.2米勒型狀態機
6.3有限狀態機的編碼
6.3.1狀態機的編碼方式
6.3.2狀態方程和輸出方程
6.3.3剩餘狀態的處理
6.4有限狀態機的VHDL設計
6.4.1有限狀態機的設計流程
6.4.2有限狀態機的復位
6.5狀態機與時序邏輯電路
6.6典型狀態機電路的VHDL描述
6.7工程師們的經驗
6.7.1狀態機速度的最佳化
6.7.2狀態機的容錯性設計
第7章 典型的VHDL設計解析
7.1分頻電路
7.1.1 2的冪次分頻電路
7.1.2非2的冪次分頻電路
7.1.3非整數分頻電路
7.2倍頻電路
7.3多位加法器電路
7.4偽隨機序列發生器
7.5並/串轉換器
7.6 FIF0存儲器
7.7雙向數據轉換器
7.8數字頻率計
第8章 電路的仿真
8.1什麼是電路的仿真
8.2 ModelSim功能介紹
8.2.1 ModelSim視窗說明
8.2.2波形視窗調試方法
8.3怎樣寫VHDL測試基準
8.3.1測試基準常用的VHDL語句
8.3.2測試基準分析
8.4一個功能仿真實例
8.4.1基本仿真流程
8.4.2工程仿真流程
第9章 基於FPGA/CPLD的VHDL設計經驗總結
9.1養成良好的編程習慣
9.2怎樣最佳化你的程式
9.2.1如何最佳化VHDL設計
9.2.2如何在VHDL設計中提高綜合效率
9.3 FPGA/CPLD的設計和最佳化
9.3.1哪些因素影響電路結構的複雜程度
9.3.2速度和面積的最佳化
9.4系統級層次式設計
參考文獻
