納米工藝下面向參數成品率增強的電路設計方法研究

《納米工藝下面向參數成品率增強的電路設計方法研究》是依託浙江大學，由韓雁擔任項目負責人的面上項目。

基本介紹

• 中文名：納米工藝下面向參數成品率增強的電路設計方法研究
• 依託單位：浙江大學
• 項目負責人：韓雁
• 項目類別：面上項目

項目摘要

高端高性能IC設計製造中，工藝離散、電源波動和溫度變化(PVT)都會嚴重影響IC性能參數成品率。本項目綜合考慮PVT變化因素，通過建模形成一套在納米工藝下對MOS管閾值電壓準確預測的方法。基於此模型，提出一種面向參數成品率增強的片上體偏置技術，該技術用一種自主創新的自動反饋型電路設計方法補償模擬/數模混合，尤其是低壓低功耗亞閾值IC在製造過程中PVT漲落帶來的不利影響，並最終形成了一套在納米先進工藝下抗PVT漲落影響的設計理論和方法。為了驗證該方法的有效性，本項目將其套用到可在極低功耗模擬信號放大電路中使用的C類反相器中，解決了由於該C類反相器的亞閾值工作狀態而對PVT相當敏感的問題；為了驗證該方法在較大規模高端IC中的實用性，本項目還計畫將其套用到極低功耗高性能音頻ADC的設計實現中。基於65nm或40nm CMOS工藝，預期ADC綜合指標FOM達到0.6pJ/step的國際先進水平。

結題摘要

隨著工藝節點和電源電壓的不斷降低，PVT(工藝、電壓、溫度)波動對積體電路晶片性能的影響越來越顯著，提高納米工藝下積體電路的參數成品率有著非常重要的研究價值。本課題項目提出一種面向成品率增強的片上體偏置技術，通過“感應-反饋”機制補償工藝偏差和電源電壓變化對模擬/數模混合IC，尤其是亞閾值IC的不利影響。亞閾值電路由於更適合於低壓低功耗的套用環境而越來越受到關注。然而，相比於飽和區MOS管，亞閾值MOS管的漏源電流IDS和跨導gm等參數對PVT變化更為敏感，從而大大制約了亞閾值電路的套用前景。本課題採用亞閾值C類反相器做為研究載體，設計了一款高增益、高輸出擺幅C類反相器，並採用片上體偏置技術，克服了C類反相器性能指標受工藝偏差和電源電壓變化的影響這一重要缺陷。為證明該新一代C類反相器的實用性，將其代替傳統運算放大器，套用到音頻ΣΔADC中。採用新一代C類反相器構成的sigma-delta模擬調製器在0.8V電源電壓下和音頻頻寬內能夠達到98dB 的動態範圍、93dB 的信噪比和90dB 的信噪失真比，功耗為230μW；ΣΔ ADC晶片在1.2V電源電壓下和音頻頻寬內能夠達到97dB 的動態範圍、95dB 的信噪比和92dB 的信噪失真比，功耗為1.13mW綜合指標FOM達到0.87 pJ/量化電平，進入國際先進水平行列；隨著對數據傳輸速率的要求越來越高，60GHz及以上頻段的無線套用具有非常重要的研究價值。本課題將片上體偏置技術套用於先進工藝下射頻電路設計中，課題組開發的套用於V-Band的60 GHz 壓控振盪器在1.2V 電源電壓下取得 -86 dBc/Hz@1MHz的相位噪聲，功耗為21.6 mW，達到了國際先進水平。降低功耗和提高成品率是積體電路發展過程中永遠不會改變的主題，本課題提出的納米工藝下面向參數成品率增強的積體電路設計方法具有先進性、實用性，套用前景極為廣闊。