《數據觸發多核處理器體系結構設計》是2014年國防科技大學出版社出版的圖書，作者是賴明澈、高蕾、石偉、王志英。
基本介紹
- 書名：數據觸發多核處理器體系結構設計
- 作者：賴明澈、高蕾、石偉、王志英
- 出版社：國防科技大學出版社
- ISBN：9787567302129
內容簡介,目錄,
內容簡介
《數據觸發多核處理器體系結構設計》首先提出了一種數據觸發多核體系結構，它包括數據觸發單元計算核心、數據觸發單元存儲系統、片內多核互連通信系統和片內多核同步機制等。數據觸發單元計算核心借鑑數據流驅動思想，結合控制流，通過顯式指明完成操作所必須進行的數據傳輸，將數據流和控制流很好地融合在一起，有效支持了各種粒度並行執行，能很好地支持計算密集與數據密集套用需求；具有設計簡單、計算資源利用率高、計算能力強、可擴展性好等優勢。數據觸發單元存儲結構包括指令Cache、DMA控制器和局部存儲器；局部指令Cache充分利用代．碼局部性特徵，減小訪存代價開銷；局部存儲器簡化了硬體設計，在提供足夠頻寬的同時解耦合核心計算與存儲訪問，便於延遲隱藏。同時，還將採用大容量片內eDRAM共享二級Cache技術，有效降低了存儲器訪問延遲，滿足多核處理器存儲頻寬需求。片內多核互連通信結構採用了片上互連網路構架來支持多個高性能核心間的並行通信，並提供了信箱與DMA傳輸兩種粒度的通信。片內多核同步結構利用與SPARC處理器兼容的原子指令，實現了同步機制與柵欄同步機制，支持了釋放一致性（RC）模型。
目錄
第一章 緒論
1．1 研究背景
1．1．1 積體電路技術對處理器體系結構的影響
1．1．2 多媒體套用對處理器體系結構的影響
1．1．3 多核處理器所面臨的技術挑戰
1．2 研究現狀
1．2．1 處理器單核體系結構設計技術
1．2．2 處理器單核結構最佳化設計技術
1．2．3 多核互聯通信體系結構設計技術
1．2．4 異步電路與異步處理器設計技術
1．3 研究內容
1．3．1 數據觸發多核處理器體系結構
1．3．2 數據觸發計算單元自動最佳化設計技術
1．3．3 數據觸發指令集模版字典壓縮技術
1．3．4 數據觸發多核網際網路性能分析模型
1．3．5 數據觸發多核網際網路設計與最佳化
1．3．6 異步數據觸發處理單元設計與最佳化
1．4 本書結構
第二章 數據觸發多核處理器體系結構
2．1 引言
2．2 數據觸發多核處理器總體結構
2．2．1 數據觸發計算思想
2．2．2 體系結構的軟硬體折衷
2．2．3 數據觸發多核體系結構
2．3 數據觸發單元總體結構
2．4 數據觸發單元計算核心
2．4．1 數據觸發單元流水線設計
2．4．2 功能單元與暫存器檔案
2．4．3 數據觸發單元局部傳輸網路
2．5 數據觸發單元存儲系統
2．5．1 指令Cache結構
2．5．2 DMA傳輸部件
2．5．3 存儲管理單元
2．6 數據觸發多核通信機制
2．7 數據觸發多核同步機制
2．7．1 鎖同步及柵欄同步
2．7．2 同步機制設計與實現
2．8 本章小結
第三章 數據觸發計算單元自動最佳化設計流程
第四章 數據觸發指令集模版字典壓縮技術
第五章 數據觸發多核網際網路性能分析模型
第六章 數據觸發多核網際網路設計與最佳化
第七章 異步數據觸發處理單元設計及最佳化
第八章 總結與未來工作
