《多核處理器設計最佳化：低功耗、高可靠、易測試》是科學出版社出版的圖書。
基本介紹
內容簡介,目錄,
內容簡介
本書主要內容涉及多核處理器設計最佳化的三個方面：低功耗、高可靠和易測試；從處理器核、片上互連網路和記憶體系統三個方面論述多核處理器設計的低功耗和高可靠最佳化方法；從邏輯電路的可測試性體系結構以及存儲器電路的自測試方面論述多核處理器的可測試性設計方法；從新型三維堆疊架構以及異構數據中心繫統層面論述多核處理器的能效提升方法；並以中國科學院計算技術研究所自主研發的DPU-M多核處理器為例，介紹相關成果的套用。
目錄
FOREWORD
前言
第1章 緒論 1
1.1 多核處理器體系結構簡介 1
1.1.1 多核處理器 1
1.1.2 多核處理器的片上互連網路 2
1.1.3 多核處理器的記憶體系統 5
1.2 多核處理器體系結構設計的關鍵問題 8
1.2.1 功耗與熱能問題 8
1.2.2 高可靠設計問題 12
1.3 本書章節組織結構 18
參考文獻 22
第2章 處理器核的低功耗設計 26
2.1 功耗管理方法概述 26
2.1.1 功耗管理的硬體支持 27
2.1.2 面向性能最佳化的功耗管理 29
2.1.3 面向熱能安全的功耗管理 31
2.2 多核處理器的熱能功耗容量預測 33
2.2.1 執行緒策略對熱能功耗容量的影響 34
2.2.2 初始溫度對熱能功耗容量的影響 36
2.3 面向熱能約束和性能最佳化的功耗管理 37
2.3.1 靜態因子測量 37
2.3.2 熱能功耗管理 38
2.4 實驗環境搭建及結果分析 38
2.4.1 避免過熱效應 40
2.4.2 安全提高頻率 41
2.5 本章小結 42
參考文獻 43
第3章 處理器核的高可靠設計 47
3.1 高可靠設計方法概述 47
3.1.1 影響電壓緊急高可靠設計的三個因素 47
3.1.2 電壓緊急的消除、避免和容忍技術 52
3.2 基於存儲級並行指令調度的電壓緊急消除 56
3.2.1 存取運算元指令佇列檢查機制 58
3.2.2 多執行緒預測器 60
3.2.3 指令調度方法 61
3.2.4 實驗環境搭建與結果分析 62
3.3 基於電壓特性執行緒調度的電壓緊急消除 69
3.3.1 電壓特性建模 71
3.3.2 執行緒調度方法 74
3.3.3 硬體設計 77
3.3.4 實驗環境搭建與結果分析 79
3.4 本章小結 85
參考文獻 85
第4章 片上互連網路的低功耗設計 89
4.1 片上網路體系結構概述 89
4.2 片上網路的功耗管理 91
4.2.1 功耗管理的核心問題 91
4.2.2 動態功耗管理 92
4.2.3 靜態功耗管理 94
4.3 基於穿梭片上網路的節點級功耗管理方法 97
4.3.1 片上網路數據流的時空異構性 97
4.3.2 穿梭片上網路 103
4.3.3 節點級功耗管理 107
4.3.4 實驗環境搭建與結果分析 109
4.4 本章小結 114
參考文獻 115
第5章 片上互連網路的高可靠設計 117
5.1 互連線的串擾效應 117
5.1.1 串擾問題的提出 117
5.1.2 串擾效應的影響與故障模型 118
5.1.3 針對匯流排串擾效應的容錯設計 120
5.2 片上網路的存儲轉發特徵 122
5.3 錯開信號跳變容忍串擾的理論推導 123
5.3.1 時延故障 123
5.3.2 尖峰故障 127
5.4 跳變時間調整的規則 130
5.4.1 潛在時延故障 130
5.4.2 潛在尖峰故障 131
5.5 時序分析與跳變時間調整系統 132
5.6 實驗環境搭建與結果分析 135
5.6.1 時延性能 136
5.6.2 面積開銷 140
5.6.3 功耗開銷 142
5.6.4 總體性能 143
5.7 本章小結 144
參考文獻 145
第6章 多核處理器記憶體系統的低功耗設計 148
6.1 記憶體系統低功耗技術概述 148
6.1.1 片上快取與記憶體控制器 149
6.1.2 動態功耗最佳化 150
6.1.3 靜態功耗最佳化 151
6.2 記憶體系統互連能效最佳化技術 153
6.2.1 高能效記憶體系統新型互連技術 153
6.2.2 高能效片上快取互連技術 157
6.3 基於矽雷射互連的高能效記憶體設計方法 159
6.3.1 矽雷射互連技術概述 159
6.3.2 DRAM記憶體訪問機理與特性分析 163
6.3.3 矽雷射互連DRAM架構設計 165
6.3.4 實驗評估 173
6.4 本章小結 179
參考文獻 180
第7章 多核處理器記憶體系統的高可靠設計 183
7.1 多核處理器記憶體系統高可靠設計技術概述 183
7.1.1 電路級的快取容錯技術 184
7.1.2 體系結構級快取容錯技術 185
7.2 多核處理器NUCA節點故障模型 188
7.2.1 術語介紹 190
7.2.2 末級快取架構 190
7.2.3 地址黑洞模型 191
7.3 支持離線節點隔離的交叉跳躍映射技術 192
7.4 基於利用率的節點重映射技術 194
7.4.1 基於棧距離的利用率度量方法 195
7.4.2 針對節點重映射的棧距離分析模型 196
7.4.3 節點重映射問題形式化以及求解 197
7.5 節點重映射的實現 200
7.5.1 棧距離分析與重映射過程 200
7.5.2 可重構路由器設計 201
7.6 實驗方案與結果 203
7.6.1 實驗環境與測試集 203
7.6.2 故障注入機理 204
7.6.3 實驗結果 205
7.7 本章小結 213
參考文獻 214
第8章 三維堆疊多核處理器的低功耗設計 216
8.1 三維堆疊多核處理器體系結構概述 216
8.1.1 三維集成技術與TSV製造 216
8.1.2 三維片上網路 217
8.2 高TSV利用率的三維堆疊片上網路設計 218
8.2.1 TSV共享方法的基本架構 218
8.2.2 三維路由器設計與實現 222
8.2.3 TSV共享邏輯對物理設計的影響 224
8.2.4 路由算法設計 225
8.2.5 TSV共享的全局配置 225
8.2.6 採用GSA進行異構共享拓撲的設計空間探索 226
8.3 實驗評估 228
8.4 本章小結 239
參考文獻 240
第9章 三維堆疊多核處理器的高可靠設計 242
9.1 三維堆疊處理器的高可靠設計概述 242
9.1.1 三維堆疊供電網路 242
9.1.2 三維堆疊處理器的電壓緊急分布特性 243
9.2 軟硬體協同的三維堆疊處理器電壓緊急高可靠設計 246
9.2.1 分層隔離的故障避免電路設計 246
9.2.2 緊急執行緒優先的執行緒調度方法 248
9.3 實驗環境搭建與結果分析 249
9.3.1 電壓緊急減少 250
9.3.2 工作頻率提升 251
9.4 本章小結 251
參考文獻 252
第10章 多核處理器可測試性設計 254
10.1 多核處理器可測試性設計概述 255
10.1.1 邏輯電路可測試性設計體系結構 255
10.1.2 邏輯電路可測試性設計技術 260
10.2 DPU_m晶片邏輯電路可測試性設計 266
10.2.1 晶片模組級掃描結構設計 267
10.2.2 晶片頂層測試結構 274
10.2.3 片上時鐘控制 279
10.2.4 晶片測試向量生成流程 282
10.2.5 實驗結果與分析 286
10.3 DPU_m晶片片上存儲器的內建自測試設計 287
10.3.1 片上存儲器測試 287
10.3.2 存儲器內建自測試的工具 291
10.3.3 存儲器內建自測試頂層設計 296
10.3.4 實驗結果與分析 300
10.4 本章小結 301
參考文獻 302
第11章 基於異構多核處理器的數據中心TCO最佳化 305
11.1 異構多核處理器能效建模方法概述 305
11.1.1 異構系統概述 306
11.1.2 能效建模及其重要性 307
11.1.3 資源管理 310
11.2 異構多核處理器性能模型 311
11.2.1 協同橫向擴展和垂直擴展的性能建模 313
11.2.2 模型實現與性能最佳化 315
11.2.3 實驗環境搭建與結果分析 317
11.3 異構多核處理器能效最佳化策略 322
11.3.1 異構多核處理器能效建模 322
11.3.2 異構多核處理器能效最佳化 324
11.3.3 實驗環境搭建與結果分析 326
11.4 異構數據中心繫統的TCO最佳化 328
11.4.1 數據中心繫統概述 328
11.4.2 基於解析的數據中心更新框架 329
11.4.3 成本效益評估——功耗與性能 335
11.5 本章小結 339
參考文獻 341
第12章 總結與展望 345
12.1 全書內容總結 345
12.2 新興技術展望 349
12.2.1 “存算一體”計算架構 351
12.2.2 領域定製處理器 352
參考文獻 353
索引 356
