數字邏輯電路分析與設計

《數字邏輯電路分析與設計》是2016年5月清華大學出版社出版的圖書，作者是Victor P· Nelson、H· Troy Nagle、Bill D· Carroll、J· David Irwin。

基本介紹

• 書名：數字邏輯電路分析與設計
• 作者：Victor P. Nelson、H. Troy Nagle、Bill D. Carroll、J. David Irwin
• 出版社：清華大學出版社
• 出版時間：2016年5月
• 定價：99 元
• ISBN：9787302425229

內容簡介

本書是來自三所大學的四位作者通力合作努力的成果結晶。除了經過出版商所贊助的大量業界評論意見外，在本書寫作過程中，書稿在三所大學的各種課程中進行了實際教學套用，學生和授課老師的反饋意見也被吸收到本書的內容中。

圖書目錄

第0章緒論1

0.1計算機歷史1

0.1.1最初的機械計算機1

0.1.2早期的電子計算機1

0.1.3前四代計算機2

0.1.4第五代計算機以及未來2

0.2數字系統3

0.2.1數字與模擬系統3

0.2.2層次化的數字系統設計4

0.3可儲存程式的數字計算機的體系結構8

0.3.1計算機指令9

0.3.2計算機中信息表示方法10

0.3.3計算機硬體11

0.3.4計算機軟體12

0.4小結14

參考文獻14

第1章數制與編碼15

1.1數制格式15

1.1.1位置表示法15

1.1.2常用的數制格式16

1.2運算17

1.2.1二進制運算18

1.2.2八進制運算20

1.2.3十六進制運算22

1.3數制的轉換24

1.3.1轉換方法24

1.3.2通用的轉換算法27

1.3.3格式A到格式B=Ak的轉換方法28

1.4有符號數的表示29

1.4.1符號幅度表示法30

1.4.2補碼錶示法31

1.5計算機編碼42

1.5.1數字編碼43

1.5.2字元和其他編碼47

1.5.3檢錯碼和糾錯碼50

1.6本章小結57

參考文獻58

習題58

第2章邏輯代數61

2.1布爾代數的基本原理61

2.1.1基本公理61

2.1.2公理的文氏圖表示62

2.1.3對偶性64

2.1.4布爾代數的基本定理65

2.2開關函式71

2.2.1真值表73

2.2.2開關函式的代數形式74

2.2.3標準形式的推導81

2.2.4不完全確定函式82

2.3開關電路84

2.3.1邏輯門電路84

2.3.2基本的邏輯功能器件85

2.4組合電路的分析95

2.4.1代數方法96

2.4.2時序圖的分析98

2.5組合電路的設計綜合102

2.5.1與或/與非電路網路102

2.5.2或與/或非電路網路103

2.5.3兩級電路結構104

2.5.4與或反電路106

2.5.5因子提取法107

2.6套用108

2.7邏輯電路的計算機輔助設計111

2.7.1設計周期111

2.7.2數字電路建模112

2.7.3設計綜合和輸入工具117

2.7.4邏輯仿真122

2.8本章小結131

參考文獻131

習題132

第3章開關函式的化簡137

3.1化簡目的137

3.2最小化方法的特點138

3.3卡諾圖139

3.3.1維恩圖和真值表的關係139

3.3.2四個及四個以上變數的卡諾圖140

3.4標準形式的函式在卡諾圖中的表示141

3.5套用卡諾圖化簡開關函式146

3.5.1卡諾圖簡化函式的原則147

3.5.2開關函式化簡的術語148

3.5.3卡諾圖推導函式最小SOP形式的算法149

3.6卡諾圖化簡邏輯函式(POS形式)155

3.6.1POS形式化簡中的術語155

3.6.2卡諾圖推導POS形式最簡表達式的算法155

3.7含不定項的函式160

3.8使用卡諾圖消除組合電路的時序競爭162

3.9QM表格法化簡方法166

3.9.1覆蓋流程169

3.9.2帶不定項的函式化簡172

3.9.3多輸出系統的化簡173

3.10Petrick算法176

3.11計算機輔助的函式化簡177

3.11.1開關函式的合併項表示179

3.11.2求解主蘊含項的邏輯代數方法180

3.11.3找出基本主蘊含項181

3.11.4完成最小覆蓋集合182

3.11.5其他化簡算法184

3.12本章小結185

參考文獻185

習題185

第4章組合邏輯電路器件193

4.1自頂向下的模組化設計方法193

4.2解碼器195

4.2.1解碼器電路結構195

4.2.2使用解碼器實現邏輯功能196

4.2.3使能輸入端198

4.2.4標準MSI解碼器200

4.2.5解碼器的套用203

4.3編碼器207

4.3.1編碼器電路結構208

4.3.2標準MSI編碼器212

4.4多路復用器/數據選擇器213

4.4.1多路復用器電路結構214

4.4.2標準MSI多路復用器216

4.4.3多路復用器的套用221

4.5多路分配器/數據分配器224

4.6二進制算術單元226

4.6.1基本二進制加法電路226

4.6.2MSI二進制加法器模組228

4.6.3高速加法單元231

4.6.4二進制減法電路234

4.6.5算術溢出檢測236

4.7比較器237

4.8設計實例: 計算機的算術邏輯單元241

4.9模組化系統的計算機輔助設計247

4.9.1設計庫248

4.9.2繪製層次化原理圖248

4.10層次化系統的仿真251

4.11本章小結252

參考文獻252

習題253

第5章可程式邏輯器件與組合邏輯電路設計259

5.1半定製邏輯器件259

5.2邏輯陣列電路260

5.2.1二極體數字邏輯電路260

5.2.2“與”邏輯陣列和“或”邏輯陣列261

5.2.3兩級與或陣列263

5.2.4現場可程式“與”陣列和“或”陣列266

5.2.5輸出極性控制268

5.2.6雙向管腳控制以及信號反饋輸入269

5.2.7商用可程式邏輯晶片272

5.3現場可程式邏輯陣列273

5.3.1FPLA的電路結構273

5.3.2利用FPLA實現邏輯函式273

5.4通用唯讀存儲器278

5.4.1PROM電路結構278

5.4.2用PROM器件實現邏輯函式278

5.4.3查找表281

5.4.4通用唯讀存儲器的套用282

5.4.5隻讀存儲器技術282

5.5可程式邏輯陣列284

5.5.1PAL電路結構284

5.5.2用PAL實現邏輯函式功能285

5.5.3PAL的輸出和反饋選項286

5.6PLD設計的CAD輔助設計工具290

5.6.1用PDL語言設計PLD291

5.6.2PDL描述檔案的處理295

5.7本章小結296

參考文獻296

習題297

第6章時序電路器件入門298

6.1時序電路的模型298

6.1.1方框圖表示298

6.1.2狀態表和狀態圖299

6.2存儲單元301

6.3鎖存器302

6.3.1置位/復位型鎖存器302

6.3.2門控SR鎖存器307

6.3.3延遲鎖存器308

6.4觸發器313

6.4.1主從SR觸發器314

6.4.2主從式D觸發器315

6.4.3主從式JK觸發器316

6.4.4邊沿觸髮式D觸發器318

6.4.5邊沿觸發的JK觸發器320

6.4.6T觸發器321

6.4.7鎖存器和觸發器的小結323

6.5其他的存儲器件324

6.6定時電路324

6.6.1單脈衝電路324

6.6.2555定時器324

6.7時序電路的原型設計326

6.8本章小結329

參考文獻329

習題329第7章時序邏輯器件335

7.1移位暫存器335

7.1.1通用移位暫存器336

7.1.2標準TTL移位暫存器器件337

7.2電路設計實例346

7.2.1串列加法單元346

7.2.2串列累加器347

7.2.3並行累加器348

7.3計數器348

7.3.1同步二進制計數器348

7.3.2異步二進制計數器352

7.3.3減計數器355

7.3.4加/減計數器355

7.4模N計數器358

7.4.1同步BCD計數器358

7.4.2異步BCD計數器360

7.4.3模6和模12計數器363

7.4.4異步復位型模N計數器366

7.4.5同步復位型模N計數器366

7.5採用移位暫存器設計的計數器367

7.5.1環形計數器368

7.5.2扭環計數器371

7.6多序列計數器376

7.7數字小數比例乘法器376

7.7.1TTL比例乘法器378

7.7.2級聯的數字比例乘法器381

7.8本章小結382

參考文獻382

習題383第8章同步時序電路的分析和設計386

8.1同步時序電路模型386

8.1.1Mealy型時序電路387

8.1.2Moore型時序電路388

8.2時序電路的分析389

8.2.1時序電路狀態圖的分析390

8.2.2時序邏輯電路圖的分析390

8.2.3小結398

8.3同步時序電路的綜合399

8.3.1電路綜合的過程400

8.3.2觸發器的輸入表401

8.3.3JK觸發器的方程推導法403

8.3.4設計實例404

8.3.5算法狀態機圖420

8.3.6獨熱有限狀態機的設計步驟424

8.4具有不定態的電路427

8.4.1狀態賦值和電路實現428

8.5時序電路的計算機輔助設計429

8.5.1設計輸入和綜合430

8.5.2設計分析和驗證434

8.6本章小結436

參考文獻437

習題437第9章時序電路的簡化444

9.1冗餘狀態444

9.1.1等價狀態444

9.1.2等價和相容445

9.2狀態化簡(狀態完全確定的時序電路)446

9.2.1狀態觀察446

9.2.2狀態分組447

9.2.3狀態蘊含表449

9.3狀態不定時序電路的狀態化簡452

9.3.1狀態的相容性453

9.3.2化簡過程456

9.4最佳狀態賦值方法462

9.4.1特殊狀態賦值463

9.4.2狀態賦值的原則465

9.4.3分組法472

9.4.4最優狀態賦值475

9.5本章小結475

參考文獻476

習題476第10章異步時序電路設計480

10.1異步時序電路的分類480

10.2脈衝模式異步時序電路分析481

10.3脈衝模式異步時序電路的設計486

10.3.1脈衝模式異步時序電路設計過程486

10.4基本模式異步時序電路分析492

10.4.1分析方法概述494

10.4.2表格表示法495

10.4.3分析過程496

10.5基本模式異步時序電路設計498

10.5.1綜合過程498

10.6競爭、死鎖和冒險506

10.6.1競爭與死鎖507

10.6.2競爭的避免510

10.6.3無“臨界”競爭的狀態賦值512

10.6.4“冒險”516

10.6.5電路分析518

10.7本章小結518

參考文獻518

習題518第11章時序電路可程式邏輯器件528

11.1輸出鎖存的可程式控制器件528

11.1.1現場可程式邏輯序列發生器532

11.1.2帶輸出鎖存的PAL536

11.1.3帶可程式邏輯宏單元的PLD537

11.2可程式門陣列544

11.2.1邏輯單元陣列544

11.2.2ACT FPGA器件549

11.3時序電路設計與PLD器件的選擇551

11.4PLD設計實例552

11.5時序PLD的計算機輔助設計557

11.5.1用PDL設計時序電路559

11.5.2對PDL描述檔案的處理563

11.6本章小結565

參考文獻565

習題565第12章邏輯電路的測試及可測試性設計570

12.1數字邏輯電路測試570

12.2故障模型571

12.3組合邏輯電路測試572

12.3.1測試向量產生573

12.3.2不可測故障579

12.3.3多輸出電路580

12.3.4故障檢測向量集581

12.3.5故障定位和診斷584

12.3.6隨機測試585

12.4時序邏輯電路測試586

12.5可測性設計589

12.5.1掃描路徑設計589

12.6內置自測電路593

12.6.1偽隨機測試向量生成593

12.6.2特徵分析595

12.6.3內置邏輯塊觀測單元598

12.7板級和系統級邊界掃描600

12.8本章小結603

參考文獻603

習題604第13章系統設計實例609

13.1自動老虎遊戲機609

13.1.1問題提出609

13.1.2系統需求和解決方案610

13.1.3邏輯設計611

13.2汽車密碼鎖619

13.2.1問題的提出619

13.2.2系統需求619

13.2.3邏輯設計621

13.3腳踏車道交通控制器626

13.3.1系統需求627

13.3.2邏輯設計629

13.4超市收款機634

13.4.1系統需求635

13.4.2邏輯設計635