計數器是數字系統中用得較多的基本邏輯器件。它不僅能記錄輸入時鐘脈衝的個數，還可以實現分頻、定時、產生節拍脈衝和脈衝序列等。例如，計算機中的時序發生器、分頻器、指令計數器等都要使用計數器。 計數器的種類很多。按時鐘脈衝輸入方式的不同，可分為同步計數器和異步計數器；按進位體制的不同，可分為二進制計數器和非二進制計數器；按計數過程中數字增減趨勢的不同，可分為加計數器、減計數器和可逆計數器。
基本介紹
- 中文名：二進制計數器
- 電路制式：數字電路
- 定位：邏輯器件
- 屬性：電子信息
二進制計數器的分類,異步二進制計數器,同步二進制計數器,原理分析,電路結構,原理分析,
二進制計數器的分類
計數器：用以統計輸入時鐘脈衝CP個數的電路。
計數器的分類：
1．按計數進制分
二進制計數器：按二進制數運算規律進行計數的電路稱作二進制計數器。
十進制計數器：按十進制數運算規律進行計數的電路稱作十進制計數器。
任意進制計數器：二進制計數器和十進制計數器之外的其它進制計數器統稱為任意進制計數器。
二進制計數器是結構最簡單的計數器，但套用很廣。
2．按數字的變化規律
加法計數器：隨著計數脈衝的輸入作遞增計數的電路稱作加法計數器。
減法計數器：隨著計數脈衝的輸入作遞減計數的電路稱作減法計數器。
加/減計數器：在加/減控制信號作用下，可遞增計數，也可遞減計數的電路，稱作加/減計數器，又稱可逆計數器。
也有特殊情況，不作加/減，其狀態可在外觸發控制下循環進行特殊跳轉，狀態轉換圖中構成封閉的計數環。
3．按計數器中觸發器翻轉是否同步分
異步計數器：計數脈衝只加到部分觸發器的時鐘脈衝輸入端上，而其它觸發器的觸發信號則由電路內部提供，應翻轉的觸發器狀態更新有先有後的計數器，稱作異步計數器。
同步計數器：計數脈衝同時加到所有觸發器的時鐘信號輸入端，使應翻轉的觸發器同時翻轉的計數器，稱作同步計數器。
異步二進制計數器
異步計數器的計數脈衝沒有加到所有觸發器的CP端。當計數脈衝到來時，各觸發器的翻轉時刻不同。分析時，要特別注意各觸發器翻轉所對應的有效時鐘條件。異步二進制計數器是計數器中最基本最簡單的電路，它一般由接成計數型的觸發器連線而成，計數脈衝加到最低位觸發器的CP端，低位觸發器的輸出Q作為相鄰高位觸發器的時鐘脈衝。
1．異步二進制加法計數器
必須滿足二進制加法原則：逢二進一（1+1=10，即Q由1→0時有進位。）
組成二進制加法計數器時，各觸發器應當滿足：
① 每輸入一個計數脈衝，觸發器應當翻轉一次（即用T′觸發器）；
② 當低位觸發器由1變為0時，應輸出一個進位信號加到相鄰高位觸發器的計數輸入端。
2．異步二進制減法計數器
必須滿足二進制數的減法運算規則：0-1不夠減，應向相鄰高位借位，即10-1=1。
組成二進制減法計數器時，各觸發器應當滿足：
① 每輸入一個計數脈衝，觸發器應當翻轉一次（即用T′觸發器）；
② 當低位觸發器由0變為1時，應輸出一個借位信號加到相鄰高位觸發器的計數輸入端。
圖中顯示的是3位二進制異步減計數器的邏輯圖和狀態圖。從初態000開始，在第一個計數脈衝作用後，觸發器FF0由0翻轉為1（Q0的借位信號），此上升沿使FF1也由0翻轉為1(Q1的借位信號)，這個上升沿又使FF2 由0翻轉為1，即計數器由000變成了111狀態。在這一過程中，Q0向Q1進行了借位,Q1向Q2進行了借位。此後，每輸入1個計數脈衝，計數器的狀態按二進制遞減（減1）。輸入第8個計數脈衝後，計數器又回到000狀態，完成一次循環。因此，該計數器是23進制（模8）異步減計數器，它同樣具有分頻作用。
綜上所述，可對二進制異步計數器歸納出以下兩點：
(1)n位二進制異步計數器由n個處於計數工作狀態(對於D 觸發器，使Di=Qin；對於JK 觸發器,使Ji=Ki=1) 的觸發器組成。各觸發器之間的連線方式由加、減計數方式及觸發器的觸發方式決定。對於加計數器,若用上升沿觸發的觸發器組成，則應將低位觸發器的Q 端與相鄰高一位觸發器的時鐘脈衝輸入端相連（即進位信號應從觸發器的Q 端引出）；若用下降沿觸發的觸發器組成,則應將低位觸發器的Q 端與相鄰高一位觸發器的時鐘脈衝輸入端連線。對於減計數器，各觸發器的連線方式則相反。
(2)在二進制異步計數器中，高位觸發器的狀態翻轉必須在低一位觸發器產生進位信號（加計數）或借位信號（減計數）之後才能實現。故又稱這種類型的計數器為串列計數器。也正因為如此，異步計數器的工作速度較低。
同步二進制計數器
同步計數器中，各觸發器的翻轉與時鐘脈衝同步。
同步計數器的工作速度較快，工作頻率也較高。
為了提高計數速度，可採用同步計數器，其特點是，計數脈衝同時接於各位觸發器的時鐘脈衝輸入端，當計數脈衝到來時，各觸發器同時被觸發,應該翻轉的觸發器是同時翻轉的，沒有各級延遲時間的積累問題。同步計數器也可稱為並行計數器。
1．同步二進制加法計數器
（1）設計思想：
① 所有觸發器的時鐘控制端均由計數脈衝CP輸入，CP的每一個觸發沿都會使所有的觸發器狀態更新。
② 應控制觸發器的輸入端，可將觸發器接成T觸發器。
當低位不向高位進位時，令高位觸發器的T=0，觸發器狀態保持不變；
當低位向高位進位時，令高位觸發器的T=1，觸發器翻轉，計數加1。
（2）當低位全1時再加1，則低位向高位進位。
1+1=1
11+1=100
111+1=1000
1111+1=10000
圖8.4.5是用JK觸發器（但已令J=K）組成的4位二進制（M=16）同步加計數器。
由圖可見，各位觸發器的時鐘脈衝輸入端接同一計數脈衝CP ，各觸發器的驅動方程分別為J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。
根據同步時序電路的分析方法，可得到該電路的狀態表，如表8.4.1所示。設從初態0000開始，因為J0=K0=1,所以每輸入一個計數脈衝CP，最低位觸發器FF0就翻轉一次，其他位的觸發器FFi僅在 Ji=Ki=Qi-1Qi-2……Q0=1的條件下，在CP 下降沿到來時才翻轉。
圖8.4.6是圖8.4.5電路的時序圖，其中虛線是考慮觸發器的傳輸延遲時間tpd 後的波形。由此圖可知，在同步計數器中，由於計數脈衝CP 同時作用於各個觸發器，所有觸發器的翻轉是同時進行的，都比計數脈衝CP 的作用時間滯後一個tpd ,因此其工作速度一般要比異步計數器高。
應當指出的是，同步計數器的電路結構較異步計數器複雜，需要增加一些輸入控制電路，因而其工作速度也要受這些控制電路的傳輸延遲時間的限制。
2．同步二進制減法計數器
（1）設計思想：
① 所有觸發器的時鐘控制端均由計數脈衝CP輸入，CP的每一個觸發沿都會使所有的觸發器狀態更新。
② 應控制觸發器的輸入端，可將觸發器接成T觸發器。
當低位不向高位借位時，令高位觸發器的T=0，觸發器狀態保持不變；
當低位向高位借位時，令高位觸發器的T=1，觸發器翻轉，計數減1。
（2）觸發器的翻轉條件是：當低位觸發器的Q端全1時再減1，則低位向高位借位。
10－1=1
100－1=11
1000－1=111
10000－1=1111
3．同步二進制可逆計數器
將加法和減法計數器綜合起來，由控制門進行轉換，可得到可逆計數器。
S為加/減控制端
S=1時，加法計數
S=0時，減法計數
實際套用中，有時要求一個計數器即能作加計數又能作減計數。同時兼有加和減兩種計數功能的計數器稱為可逆計數器。
4位二進制同步可逆計數器如圖8.4.7所示，它是在前面介紹的4位二進制同步加和減計數器的基礎上，增加一控制電路構成的。由圖可知，各觸發器的驅動方程分別為
當加/減控制信號X=1時，FF1－FF3中的各J、K 端分別與低位各觸發器的Q 端接通，進行加計數；當X=0時，各J、K 端分別與低位各觸發器的Q 端接通，進行減計數，實現了可逆計數器的功能。
原理分析
電路結構
以三位二進制異步加法計數器為例，如圖8.4.1所示。該電路由3個上升沿觸發的D觸發器組成，具有以下特點:每個D觸發器輸入端接該觸發器Q 端信號，因而Q n+1=Q n，即各D觸發器均處於計數狀態;計數脈衝加到最低位觸發器的C端，每個觸發器的Q 端信號接到相鄰高位的C端。
原理分析
假設各觸發器均處於0態，根據電路結構特點以及D觸發器工作特性，不難得到其狀態圖和時序圖，它們分別如圖8.4.2和圖8.4.3所示。其中虛線是考慮觸發器的傳輸延遲時間tpd後的波形。
由狀態圖可以清楚地看到，從初始狀態000(由清零脈衝所置)開始，每輸入一個計數脈衝，計數器的狀態按二進制遞增（加1），輸入第8個計數脈衝後，計數器又回到000狀態。因此它是23進制加計數器，也稱模八（M=8）加計數器。
從時序圖可以清楚地看到Q0，Q1,Q2的周期分別是計數脈衝（CP）周期的2倍，4倍、8倍，也就是說Q0,Q1,Q2,分別對CP波形進行了二分頻，四分頻，八分頻，因而計數器也可作為分頻器。
需要說明的是，由圖8.4.3中的虛線波形可知，在考慮各觸發器的傳輸延遲時間tpd時,對於一個n 位的二進制異步計數器來說，從一個計數脈衝（設為上升沿起作用）到來,到n 個觸發器都翻轉穩定,需要經歷的最長時間是ntpd ，為保證計數器的狀態能正確反應計數脈衝的個數,下一個計數脈衝（上升沿）必須在ntpd 後到來，因此計數脈衝的最小周期Tmin=ntpd 。
