基本介紹
- 中文名：定製積體電路
- 外文名：Application Specific Integrated Circuit, ASIC
- 學科分類：電子
- 用途：電子通信、軍工等
簡介,設計和製作方法,全定製積體電路,半定製積體電路,門陣列法,單元電路庫設計法,利用PLA電路,半定製積體電路的相關術語和定義,半定製積體電路的設計實現,
簡介
半定製積體電路的設計分為基於標準單元的設計方法和基於門陣列的設計方法。基於標準單元的設計方法是：將預先設計好的、稱為標準單元的邏輯單元，如與門、或門、多路開關、觸發器等，按照某種特定的規則排列，與預先設計好的大型單元一起組成ASIC。基於標準單元的ASIC又稱為CBIC(Cell based IC)；基於門陣列的設計方法是在預先制定的具有電晶體陣列的基片或母片上通過掩膜互連的方法完成專用積體電路設計。半定製積體電路製法很多，其中的門陣列法是先將標準電路單元如門電路加工成半成品（門陣列、門海等），然後按用戶的技術要求進行設計，將晶片上的各標準電路單元連成各種功能電路，進而連成所要的大規模積體電路。採用此法，從預製的半成品母片出發，藉助計算機輔助設計系統 ，只須完成一 、兩塊連線用的掩膜版再進行後工序加工，即可得到預期的電路。。因此研製周期大大縮短 、成本降低、修改設計方便，宜於大批量生產。缺點是晶片面積利用率低，性能不如全定製積體電路。
設計和製作方法
按照用戶需要而專門設計製作的積體電路。定製積體電路有別於已經大量生產並標準化的通用積體電路。通用積體電路並不能滿足全部用戶的需要，研製新的電子系統常常需要各種各樣具有特殊功能或特殊技術指標的積體電路。
解決這個問題的途徑通常有三：①用中、小規模積體電路和分立元件組合成新電路；②利用標準微處理器或微控制器編制軟體的辦法來實現所要求新電路的功能；③定製積體電路。其中定製積體電路已經成為積體電路發展的一個重要方面。定製積體電路按製作方式分為全定製積體電路和半定製積體電路。
全定製積體電路
按照預期功能和技術指標而專門設計製成的積體電路。全部製造過程包括電路的邏輯設計、電路設計、掩模版設計製造、晶片工藝加工、組裝外殼、功能和參數測試等工序。這種積體電路製造周期長、成本高，主要是靠人工設計，製成後不易修改。但是性能比較理想，晶片面積小，片上集成度可以做得很高，並且適合於過渡到大量生產。
半定製積體電路
針對全定製積體電路研製周期長、耗費人力多、成本高等缺點，出現多種改進制作的新方法。
門陣列法
又稱母片法，將典型的門電路以陣列形式整齊排列，元件之間、單元電路之間互不連線，留出布線通道，並將其加工成半成品備用。然後，按用戶對定製積體電路的技術要求進行設計，將晶片上的元件連成各種單元功能電路（如門電路、觸發器、緩衝器、多路開關等），進而連成所需要的大規模積體電路。採用這種方法，從預先製備好的半成品母片出發，藉助於計算機輔助設計系統，只須完成一、兩塊連線用的掩模版再進行後工序加工，即可得到預期的電路。因此，研製周期大大縮短，成本降低、修改設計也很方便。它的技術性能雖略遜於全定製積體電路，但遠較其他方法優越。這種電路的缺點是：①元件與元件之間、單元與單元之間預留的空隙要足夠大，以便在形成各種積體電路布局、布線時有充分的餘地，因而晶片尺寸較大；②母片是按一定規格預製的,而定製積體電路的要求又各不相同,常使晶片上許多單元電路得不到利用；③每級組成的功能電路可能不同，走線長短可能差別很大，從而造成級間延遲時間不同，如設計不當還可能出現假信號。
單元電路庫設計法
採用這種方法設計定製積體電路要使用計算機輔助設計系統。事先將各種典型功能的單元電路設計好，並存進計算機的存儲器內備用。設計定製積體電路時,可按需要將其調出顯示在螢光屏上,用光筆或鍵盤進行編輯，組成符合要求的積體電路，並用計算機對此電路的參量進行模擬計算。在得到符合要求的設計後，配合圖形發生器製作掩模版，並轉入晶片工藝加工。由於設計的全過程都借用計算機,效率很高,可節省大量人力和時間，制出的電路技術性能也比較理想。但是，這種方法必須有較好的計算機輔助設計系統，還要預先儲備具有各種功能的單元電路才能實現。
設計電路版圖時，為便於布局和布線，各種功能的單元電路版圖都採用同一高度（寬度可不相同），以便於在設計電路時將所需的單元電路象積木塊似的組合在一起，再在布線通道中互連，形成預期的定製積體電路。這種設計法稱為標準單元設計法或多單元設計法，亦稱積木塊式設計法。用這種方法製作的積體電路，在工藝加工方面與全定製積體電路相似，所以又稱“假全定製積體電路”。
利用PLA電路
利用已有的可程式序邏輯陣列 （PLA）電路也可改制為所需的定製積體電路。由於可程式序邏輯陣列電路的掩模版是可程式序的，定製這類積體電路時，只須按要求改變一塊連線線的掩模版，再進行後步工序加工即可。此項工作也可藉助於計算機輔助設計系統，以節省人力和時間。這種電路測試容易，修改設計或改變電路功能也很方便。但制出的積體電路速度不高，晶片上元件利用率也不高，制出新的電路在功能與性能上不可能有很大的改變。這種方法常用於數字電路系統中的控制邏輯部分。
參考書目 Saburo Murogo, VLSI Design, John Wiley & Sons,New York,1982.
半定製積體電路的相關術語和定義
(1)半定製積體電路(semicustom integratedcircuit)
由預特徵化的線路、單元和宏單元組成的一種積體電路，它能在自動晶片版圖設計過程中被調用，從而形成一個專用電路。
(2)門陣列(gate array)
包含一種電路元件固定拓撲結構的積體電路，用於形成宏單元和宏功能，也可互連完成一個邏輯功能。
(3)標準單元(standard cell)
由承制方所建立固定物理的和電氣特性的一種單元。
(4)基本單元(basic cell)
為了便於集成，由一些電晶體和無源元件組成的單元。
(5)宏單元(macro)
具有特定電氣連線的單元的集成，它的特性源於它的組成單元的特性。
註：這個定義包括了超級集成，它由一個或多個預特徵化的大型單元或宏單元組成。
半定製積體電路的設計實現
(1)庫
應給出庫的版本，所有單元和宏單元的庫應按照下列幾項加以描述：
—每個單元電路的圖形符號；
—功能描述(例如邏輯圖、真值表）；
—所有相關靜態和動態電特性，包括輸出負載能力、輸入負載因子、靜態和動態功耗等；
—詳細電路圖，包括電晶體尺寸；
—帶有全部獨特結構的單元版圖設計；
—根據幾何、功能、電氣和時序檢查來描述單元庫模擬驗證。
(2)計算機輔助工程(CAE)設計硬體
應給出CAE硬體（例如工作站、作業系統及其版本號、存儲器要求、區域網路、主機等)的描述和結構列表。
(3) CAE設計軟體
給出軟體包的列表，包括名稱、版本、製造廠、描述語言、數據格式等。CAE系統將包括下面部分或所有的工具，對它們所包含的內容並不加限制。
a.電路圖輸入
使用能以特定格式產生網表的圖形編輯器將半定製IC的電路圖輸入到CAE系統中。
b.綜合
電路圖能從半定製IC的功能描述或通過特定編譯器編譯的功能模組(例如布爾方程)中產生。編譯器必須產生一種特定格式的電路圖信息，且被CAE系統的其他工具所接收。綜合工具也應該包括工藝拓撲結構方面的內容。
c.模擬
半定製IC的功能可以用一個模擬程式來驗證,該模擬程式接受表征設計的輸入網表，還接受表征套用的一系列測試向量。電路的邏輯回響和交流性能，在布局布線前用預估負載，而在布局布線後用從版圖中提取的負載並進行反標註，能在不同的測試條件(最好情況、典型情況、最壞情況)下進行評價。
d.時序分析
傳輸延遲由一個程式來決定，該程式能將沿所有信號通道的帶負載的獨立元件的延遲疊加起來，且能報告用戶建立的判據。
e.工程規則檢查
為確定半定製IC是否能夠投入生產，工藝(例如某些並行或“線或”連線的輸出連線埠，某些電源電壓引出端等)採用的設計準則的兼容性，均由包含承制方要求的檢查程式驗證(這種工具通常由承制方提供）。
f.可測性設計檢查
通過特定的軟體工具可以檢測包含測試策略(如掃描通道、LSSD、邊界掃描等)的設計結構的兼容性。
g.自動測試圖形生成
用於產生測試程式的圖形可以通過在格式上與C A E系統中其他工具兼容的特定工具產生。
h.故障分級
故障分級是對半定製IC設計中那些被電子測試程式讀取和激活的節點的統計評估。在半定製IC用戶和承制方之間就能接受的最小故障覆蓋值達成一致。
i.版圖(布局布線）
將半定製IC中的庫單元布局在矽片的表面，並用專門的版圖設計程式連線。這些程式將產生關於版圖設計的信息，其格式與生產工具兼容。
j.設計規則檢查
可由專用程式檢查受到製造約束(例如在矽片上可實現的最小几何圖形及其間的最小間距等)的版圖設計的正確性。並將可能出現的錯誤信息和警告檔案化。
