《CMOS積體電路後端設計與實戰》是2015年機械工業出版社出版的圖書，作者是劉峰。
基本介紹
- 書名：CMOS積體電路後端設計與實戰
- 作者：劉峰
- ISBN：9787111514404
- 頁數：375
- 出版社：機械工業出版社
- 出版時間：2015-09-01
- 裝幀：平裝
- 開本：16開
- 叢書名：電子與嵌入式系統設計叢書
內容簡介,目錄,
內容簡介
《CMOS積體電路後端設計與實戰》詳細介紹整個後端設計流程，分為概述、全定製設計、半定製設計、時序分析四大部分。本書同時基於廣度和深度兩個方面來闡述整個CMOS積體電路後端設計流程與設計技術，並通過實戰案例進行更深入地技術套用講解，使積體電路後端設計初學者同時得到理論與實戰兩方面的雙重提高。
目錄
前言
第1章 引論 1
1.1 積體電路發展史簡介 1
1.2 國內積體電路發展現狀 2
1.3 國際積體電路發展趨勢 4
第2章 積體電路後端設計方法 5
2.1 積體電路後端設計 5
2.2 後端全定製設計方法 5
2.2.1 後端全定製設計流程介紹 6
2.2.2 主流後端全定製設計工具介紹 6
2.2.3 後端全定製設計小結 13
2.3 後端半定製設計方法 13
2.3.1 後端半定製設計流程介紹 13
2.3.2 主流後端半定製設計工具介紹 14
2.3.3 後端半定製設計小結 21
第一部分 後端全定製設計及實戰
第3章 後端全定製設計之標準單元設計技術 24
3.1 設計標準單元庫的重要性 24
3.2 標準單元設計技術 25
3.2.1 標準單元的基本介紹 25
3.2.2 標準單元的基本類型 27
3.2.3 標準單元庫提供的數據 29
3.2.4 標準單元設計參數 29
3.3 標準單元設計流程 39
3.3.1 方案設計 40
3.3.2 標準單元電路及版圖設計 43
3.3.3 標準單元庫版圖和時序信息的提取 45
3.3.4 庫模型與庫文檔生成 47
3.3.5 設計工具流程驗證 48
3.3.6 測試電路設計及工藝流片驗證 49
3.4 標準單元設計需要的數據 49
3.5 標準單元設計EDA工具 50
第4章 後端全定製設計之標準單元電路設計技術 51
4.1 CMOS工藝數字電路實現結構 51
4.1.1 靜態電路實現結構 51
4.1.2 偽NMOS電路實現結構 52
4.1.3 傳輸管與傳輸門電路 53
4.1.4 動態電路實現結構 54
4.1.5 高扇入邏輯電路的實現結構 55
4.2 CMOS數字電路最佳化 60
4.3 標準單元庫中幾種時序單元介紹 61
4.3.1 C2MOS觸發器 62
4.3.2 真單相觸發器 62
4.3.3 脈衝觸發器 63
4.3.4 數據流觸發器 64
第5章 後端全定製設計之標準單元電路設計實戰 65
5.1 電路設計流程 65
5.2 時序單元HLFF的電路設計 65
5.2.1 建立庫及電路設計環境 65
5.2.2 Vituoso Schematic Composer使用基礎 68
5.2.3 時序單元HLFF電路實現 69
5.2.4 時序單元HLFF電路元件的產生 70
5.2.5 時序單元HLFF電路網表輸出 71
5.3 時序單元HLFF的電路仿真 72
5.3.1 設定帶激勵輸入的仿真電路圖 73
5.3.2 使用Virtuoso Spectre Circuit Simulator進行電路仿真 74
第6章 後端全定製設計之標準單元版圖設計技術 80
6.1 基本CMOS工藝流程 80
6.2 基本版圖層 82
6.2.1 NMOS/PMOS電晶體的版圖實現 83
6.2.2 串聯電晶體的版圖實現 83
6.2.3 並聯電晶體的版圖實現 84
6.2.4 CMOS反相器的版圖實現 85
6.2.5 緩衝器的版圖實現 85
6.2.6 CMOS二輸入與非門和或非版圖實現 86
6.3 版圖設計規則 87
6.4 版圖設計中電晶體布局方法 93
6.4.1 基本歐拉路徑法 94
6.4.2 歐拉路徑法在動態電路中的套用 95
6.4.3 電晶體尺寸對版圖的影響 97
6.5 標準單元版圖設計的基本指導 97
6.5.1 最佳化設計標準單元 98
6.5.2 標準單元PIN腳的設計 100
第7章 後端全定製設計之標準單元版圖設計實戰 104
7.1 版圖設計流程 104
7.2 時序單元HLFF版圖實現 105
7.2.1 建立項目庫及版圖設計環境 105
7.2.2 Vituoso Layout Editor使用基礎 106
7.2.3 時序單元HLFF版圖實現 111
7.2.4 時序單元HLFF版圖GDS輸出 115
7.3 版圖設計規則檢查 116
7.3.1 執行版圖設計規則檢查 116
7.3.2 基於版圖設計規則結果的調試 119
7.4 版圖與電路等價性檢查 120
7.4.1 執行版圖與電路等價性檢查 120
7.4.2 基於版圖與電路等價性檢查結果的調試 124
7.5 版圖寄生參數提取 126
第8章 後端全定製設計之標準單元特徵化技術 129
8.1 標準單元時序模型介紹 129
8.1.1 基本的時序模型歸納 129
8.1.2 時序信息建模方法 130
8.1.3 時序信息檔案基本內容 131
8.2 標準單元物理格式LEF介紹 136
8.2.1 LEF檔案中重要參數詳細說明 136
8.2.2 LEF檔案全局設定 139
8.2.3 LEF檔案中工藝庫物理信息設定 139
8.2.4 LEF檔案中單元庫物理信息設定 142
8.2.5 LEF對應的圖形視圖 144
第9章 後端全定製設計之標準單元特徵化實戰 145
9.1 時序信息提取實現 145
9.1.1 時序信息特徵化的實現流程 145
9.1.2 時序信息特徵化的數據準備 146
9.1.3 標準單元HLFF的時序信息特徵化 149
9.1.4 SiliconSmart工具流程介紹 155
9.2 物理信息抽象化實現 155
9.2.1 物理信息抽象化實現流程 156
9.2.2 建立物理信息抽象化工作環境 156
9.2.3 標準單元HLFF的物理信息抽象化 161
9.2.4 版圖抽象化後LEF數據輸出 174
第二部分 後端半定製設計及實戰
第10章 後端半定製設計之物理實現技術 178
10.1 半定製物理實現工程師應該具備的能力 178
10.2 半定製物理實現流程 179
10.3 半定製物理實現使用的EDA工具 181
10.4 半定製物理實現需要的數據 182
10.5 布局規劃 182
10.6 電源規劃 188
10.6.1 電壓降與電遷移 188
10.6.2 電源規劃前的功耗預估方法 193
10.6.3 電源條帶的基本設定方法 194
10.6.4 電源環的基本設定方法 197
10.6.5 電源網路分析的基本方法 197
10.7 時鐘樹的實現 199
10.7.1 常見時鐘網路的實現方法 199
10.7.2 時鐘樹的綜合策略 201
10.7.3 時鐘樹的基本性能參數 202
10.7.4 時鐘樹的綜合流程 205
10.7.5 門控時鐘 209
10.7.6 時鐘樹最佳化基本指導 210
10.8 布線 214
10.8.1 天線效應 214
10.8.2 串擾噪聲 220
10.8.3 數模混合信號線走線的基本方法 224
10.9 ECO 226
第11章 後端半定製設計之Open-SparcT1-FPU布局布線實戰 229
11.1 布局布線的基本流程 229
11.2 布局布線工作界面介紹 230
11.3 建立布局布線工作環境 231
11.4 布局布線實現 236
11.4.1 晶片布局 236
11.4.2 電源網路實現 238
11.4.3 自動放置標準單元 244
11.4.4 時鐘樹綜合 247
11.4.5 布線 252
11.4.6 晶片版圖完整性實現 256
11.4.7 布局布線數據輸出 259
第12章 後端半定製設計之Open-SparcT1-FPU電壓降分析實戰 262
12.1 電壓降分析的基本流程 262
12.2 建立電壓降分析的工作環境 262
12.3 電壓降分析實現 266
12.3.1 設定電源格線庫 266
12.3.2 功耗計算 269
12.3.3 電壓降分析 271
第三部分 靜態時序分析及實戰
第13章 靜態時序分析技術 278
13.1 靜態時序分析介紹 278
13.1.1 靜態時序分析背景 278
13.1.2 靜態時序分析優缺點 279
13.2 靜態時序分析基本知識 280
13.2.1 CMOS邏輯門單元時序參數 280
13.2.2 時序模型 281
13.2.3 互連線模型 282
13.2.4 時序單元相關約束 283
13.2.5 時序路徑 284
13.2.6 時鐘特性 287
13.2.7 時序弧 289
13.2.8 PVT環境 292
13.3 串擾噪聲 293
13.3.1 串擾噪聲惡化原因 293
13.3.2 串擾噪聲的體現形式 294
13.3.3 串擾噪聲相互作用形式 295
13.3.4 時間視窗 296
13.4 時序約束 298
13.4.1 時鐘約束 298
13.4.2 I/O延時約束 308
13.4.3 I/O環境建模約束 309
13.4.4 時序例外 311
13.4.5 恆定狀態約束 315
13.4.6 禁止時序弧 316
13.4.7 時序設計規則約束 317
13.5 靜態時序分析基本方法 318
13.5.1 時序圖 318
13.5.2 時序分析策略 320
13.5.3 時序路徑延時的計算方法 321
13.5.4 時序路徑的分析方法 323
13.5.5 時序路徑分析模式 327
第14章 靜態時序分析實戰 339
14.1 靜態時序分析基本流程 339
14.2 建立靜態時序分析工作環境 339
14.3 靜態時序分析實現 343
14.3.1 建立時間分析 344
14.3.2 保持時間分析 360
14.3.3 時序設計規則分析 369
14.3.4 時序違反修復 371
參考文獻 374
第1章 引論 1
1.1 積體電路發展史簡介 1
1.2 國內積體電路發展現狀 2
1.3 國際積體電路發展趨勢 4
第2章 積體電路後端設計方法 5
2.1 積體電路後端設計 5
2.2 後端全定製設計方法 5
2.2.1 後端全定製設計流程介紹 6
2.2.2 主流後端全定製設計工具介紹 6
2.2.3 後端全定製設計小結 13
2.3 後端半定製設計方法 13
2.3.1 後端半定製設計流程介紹 13
2.3.2 主流後端半定製設計工具介紹 14
2.3.3 後端半定製設計小結 21
第一部分 後端全定製設計及實戰
第3章 後端全定製設計之標準單元設計技術 24
3.1 設計標準單元庫的重要性 24
3.2 標準單元設計技術 25
3.2.1 標準單元的基本介紹 25
3.2.2 標準單元的基本類型 27
3.2.3 標準單元庫提供的數據 29
3.2.4 標準單元設計參數 29
3.3 標準單元設計流程 39
3.3.1 方案設計 40
3.3.2 標準單元電路及版圖設計 43
3.3.3 標準單元庫版圖和時序信息的提取 45
3.3.4 庫模型與庫文檔生成 47
3.3.5 設計工具流程驗證 48
3.3.6 測試電路設計及工藝流片驗證 49
3.4 標準單元設計需要的數據 49
3.5 標準單元設計EDA工具 50
第4章 後端全定製設計之標準單元電路設計技術 51
4.1 CMOS工藝數字電路實現結構 51
4.1.1 靜態電路實現結構 51
4.1.2 偽NMOS電路實現結構 52
4.1.3 傳輸管與傳輸門電路 53
4.1.4 動態電路實現結構 54
4.1.5 高扇入邏輯電路的實現結構 55
4.2 CMOS數字電路最佳化 60
4.3 標準單元庫中幾種時序單元介紹 61
4.3.1 C2MOS觸發器 62
4.3.2 真單相觸發器 62
4.3.3 脈衝觸發器 63
4.3.4 數據流觸發器 64
第5章 後端全定製設計之標準單元電路設計實戰 65
5.1 電路設計流程 65
5.2 時序單元HLFF的電路設計 65
5.2.1 建立庫及電路設計環境 65
5.2.2 Vituoso Schematic Composer使用基礎 68
5.2.3 時序單元HLFF電路實現 69
5.2.4 時序單元HLFF電路元件的產生 70
5.2.5 時序單元HLFF電路網表輸出 71
5.3 時序單元HLFF的電路仿真 72
5.3.1 設定帶激勵輸入的仿真電路圖 73
5.3.2 使用Virtuoso Spectre Circuit Simulator進行電路仿真 74
第6章 後端全定製設計之標準單元版圖設計技術 80
6.1 基本CMOS工藝流程 80
6.2 基本版圖層 82
6.2.1 NMOS/PMOS電晶體的版圖實現 83
6.2.2 串聯電晶體的版圖實現 83
6.2.3 並聯電晶體的版圖實現 84
6.2.4 CMOS反相器的版圖實現 85
6.2.5 緩衝器的版圖實現 85
6.2.6 CMOS二輸入與非門和或非版圖實現 86
6.3 版圖設計規則 87
6.4 版圖設計中電晶體布局方法 93
6.4.1 基本歐拉路徑法 94
6.4.2 歐拉路徑法在動態電路中的套用 95
6.4.3 電晶體尺寸對版圖的影響 97
6.5 標準單元版圖設計的基本指導 97
6.5.1 最佳化設計標準單元 98
6.5.2 標準單元PIN腳的設計 100
第7章 後端全定製設計之標準單元版圖設計實戰 104
7.1 版圖設計流程 104
7.2 時序單元HLFF版圖實現 105
7.2.1 建立項目庫及版圖設計環境 105
7.2.2 Vituoso Layout Editor使用基礎 106
7.2.3 時序單元HLFF版圖實現 111
7.2.4 時序單元HLFF版圖GDS輸出 115
7.3 版圖設計規則檢查 116
7.3.1 執行版圖設計規則檢查 116
7.3.2 基於版圖設計規則結果的調試 119
7.4 版圖與電路等價性檢查 120
7.4.1 執行版圖與電路等價性檢查 120
7.4.2 基於版圖與電路等價性檢查結果的調試 124
7.5 版圖寄生參數提取 126
第8章 後端全定製設計之標準單元特徵化技術 129
8.1 標準單元時序模型介紹 129
8.1.1 基本的時序模型歸納 129
8.1.2 時序信息建模方法 130
8.1.3 時序信息檔案基本內容 131
8.2 標準單元物理格式LEF介紹 136
8.2.1 LEF檔案中重要參數詳細說明 136
8.2.2 LEF檔案全局設定 139
8.2.3 LEF檔案中工藝庫物理信息設定 139
8.2.4 LEF檔案中單元庫物理信息設定 142
8.2.5 LEF對應的圖形視圖 144
第9章 後端全定製設計之標準單元特徵化實戰 145
9.1 時序信息提取實現 145
9.1.1 時序信息特徵化的實現流程 145
9.1.2 時序信息特徵化的數據準備 146
9.1.3 標準單元HLFF的時序信息特徵化 149
9.1.4 SiliconSmart工具流程介紹 155
9.2 物理信息抽象化實現 155
9.2.1 物理信息抽象化實現流程 156
9.2.2 建立物理信息抽象化工作環境 156
9.2.3 標準單元HLFF的物理信息抽象化 161
9.2.4 版圖抽象化後LEF數據輸出 174
第二部分 後端半定製設計及實戰
第10章 後端半定製設計之物理實現技術 178
10.1 半定製物理實現工程師應該具備的能力 178
10.2 半定製物理實現流程 179
10.3 半定製物理實現使用的EDA工具 181
10.4 半定製物理實現需要的數據 182
10.5 布局規劃 182
10.6 電源規劃 188
10.6.1 電壓降與電遷移 188
10.6.2 電源規劃前的功耗預估方法 193
10.6.3 電源條帶的基本設定方法 194
10.6.4 電源環的基本設定方法 197
10.6.5 電源網路分析的基本方法 197
10.7 時鐘樹的實現 199
10.7.1 常見時鐘網路的實現方法 199
10.7.2 時鐘樹的綜合策略 201
10.7.3 時鐘樹的基本性能參數 202
10.7.4 時鐘樹的綜合流程 205
10.7.5 門控時鐘 209
10.7.6 時鐘樹最佳化基本指導 210
10.8 布線 214
10.8.1 天線效應 214
10.8.2 串擾噪聲 220
10.8.3 數模混合信號線走線的基本方法 224
10.9 ECO 226
第11章 後端半定製設計之Open-SparcT1-FPU布局布線實戰 229
11.1 布局布線的基本流程 229
11.2 布局布線工作界面介紹 230
11.3 建立布局布線工作環境 231
11.4 布局布線實現 236
11.4.1 晶片布局 236
11.4.2 電源網路實現 238
11.4.3 自動放置標準單元 244
11.4.4 時鐘樹綜合 247
11.4.5 布線 252
11.4.6 晶片版圖完整性實現 256
11.4.7 布局布線數據輸出 259
第12章 後端半定製設計之Open-SparcT1-FPU電壓降分析實戰 262
12.1 電壓降分析的基本流程 262
12.2 建立電壓降分析的工作環境 262
12.3 電壓降分析實現 266
12.3.1 設定電源格線庫 266
12.3.2 功耗計算 269
12.3.3 電壓降分析 271
第三部分 靜態時序分析及實戰
第13章 靜態時序分析技術 278
13.1 靜態時序分析介紹 278
13.1.1 靜態時序分析背景 278
13.1.2 靜態時序分析優缺點 279
13.2 靜態時序分析基本知識 280
13.2.1 CMOS邏輯門單元時序參數 280
13.2.2 時序模型 281
13.2.3 互連線模型 282
13.2.4 時序單元相關約束 283
13.2.5 時序路徑 284
13.2.6 時鐘特性 287
13.2.7 時序弧 289
13.2.8 PVT環境 292
13.3 串擾噪聲 293
13.3.1 串擾噪聲惡化原因 293
13.3.2 串擾噪聲的體現形式 294
13.3.3 串擾噪聲相互作用形式 295
13.3.4 時間視窗 296
13.4 時序約束 298
13.4.1 時鐘約束 298
13.4.2 I/O延時約束 308
13.4.3 I/O環境建模約束 309
13.4.4 時序例外 311
13.4.5 恆定狀態約束 315
13.4.6 禁止時序弧 316
13.4.7 時序設計規則約束 317
13.5 靜態時序分析基本方法 318
13.5.1 時序圖 318
13.5.2 時序分析策略 320
13.5.3 時序路徑延時的計算方法 321
13.5.4 時序路徑的分析方法 323
13.5.5 時序路徑分析模式 327
第14章 靜態時序分析實戰 339
14.1 靜態時序分析基本流程 339
14.2 建立靜態時序分析工作環境 339
14.3 靜態時序分析實現 343
14.3.1 建立時間分析 344
14.3.2 保持時間分析 360
14.3.3 時序設計規則分析 369
14.3.4 時序違反修復 371
參考文獻 374
