VHDL程式設計教程（第3版）

《VHDL程式設計教程（第3版）》是2013年清華大學出版社出版的圖書。

基本介紹

• 中文名：VHDL程式設計教程（第3版）
• 作者：邢建平、曾繁泰 
• 出版時間：2013年1月15日
• 出版社：清華大學出版社
• ISBN：9787302116523
• 定價：26 元
• 裝幀：平裝

圖書簡介

VHDL硬體描述語言是數字電路設計者、大規模專用積體電路（ASIC）設計者及電子設計自動化（EDA）工具之間的接口語言，是現代電子設計的基礎語言。

目錄

第1部分

第1章VHDL語言基礎 3

1.1概述 3

1.1.1硬體描述語言的誕生 3

1.1.2HDL語言的種類 4

1.1.3VHDL語言上機操作條件 5

1.2VHDL程式的實體 5

1.2.1實體的組成 7

1.2.2類型說明（可選） 8

1.2.3連線埠說明 8

1.2.4實體說明部分 10

1.3VHDL程式的結構體 10

1.3.1結構體命名 11

1.3.2信號定義 11

1.3.3結構體的行為描述法 13

1.3.4結構體的數據流描述法 14

1.3.5結構體的結構化描述法 15

1.4小結 16

1.5習題 17

第2章VHDL詞法基礎 18

2.1標識符 18

2.1.1短標識符 18

2.1.2擴展標識符 18

2.2對象 19

2.2.1常量 20

2.2.2變數 21

2.2.3信號 21

2.2.4檔案 22

2.3數據類型 22

2.3.1標準定義的數據類型 23

2.3.2用戶定義的數據類型 25

2.4類型轉換 28

2.4.1用類型標記法實現類型轉換 28

2.4.2用函式法實現類型轉換 28

2.4.3用常數實現類型變換 29

2.4.4數據類型的限定 29

2.4.5IEEE標準數據類型 29

2.5詞法單元 30

2.5.1注釋 30

2.5.2數字 30

2.5.3字元、字元串和位串 31

2.6運算操作符 32

2.6.1邏輯運算符 32

2.6.2算術運算符 32

2.6.3關係運算符 33

2.6.4並置運算符 34

2.6.5操作符的運算優先權 34

2.7小結 35

2.8習題 36

第3章VHDL語法基礎 37

3.1順序語句 37

3.1.1IF語句 37

3.1.2CASE語句 40

3.1.3LOOP語句 42

3.1.4REPORT語句 45

3.2並行語句 45

3.2.1變數賦值語句 46

3.2.2信號代入語句 47

3.2.3進程語句（process） 50

3.2.4模組語句（block） 55

3.2.5過程語句（procedure） 60

3.2.6函式語句（function） 62

3.2.7並行斷言語句（assert） 64

3.2.8參數傳遞語句（generic） 65

3.2.9元件調用語句（component） 67

3.2.10連線埠映射語句（portmap） 67

3.2.11生成語句（generate） 68

3.3命名規則及注釋 71

3.4小結 72

3.5習題 72

第4章VHDL程式設計基礎 73

4.1層次化設計方法 73

4.2庫 73

4.2.1庫的概念及語法 73

4.2.2庫的分類 74

4.3程式包 75

4.3.1程式包說明 76

4.3.2程式包體 77

4.3.3常用程式包 79

4.4檔案輸入/輸出程式包 86

4.4.1TEXTIO程式包的語法 86

4.4.2TEXTIO程式包中的過程函式 86

4.4.3TEXTIO程式包的調用 88

4.5元件庫 90

4.5.1構造元件 90

4.5.2程式打包 96

4.5.3構建元件庫 97

4.5.4元件的調用 98

4.6元件的配置 99

4.6.1默認連線和默認配置 100

4.6.2元件配置 102

4.6.3連線埠映射 104

4.7塊的配置 105

4.8參數指定 108

4.8.1在結構體中作參數指定 108

4.8.2在配置說明中作參數指定 109

4.9子程式調用和重載 112

4.9.1函式調用 113

4.9.2過程調用 114

4.9.3子程式重載 115

4.9.4運算符重載 118

4.9.5別名（替換名） 120

4.10子程式變數 120

4.11小結 122

4.12習題 122

第5章VHDL程式設計實踐 123

5.1組合邏輯設計 123

5.1.1門電路 123

5.1.2編碼器的設計 124

5.1.3解碼器的設計 127

5.1.4加法器的設計 128

5.2時序邏輯電路設計 130

5.2.1時鐘信號的VHDL描述方法 130

5.2.2時序電路中復位信號Reset的VHDL描述方法 132

5.3觸發器的設計 133

5.4暫存器的設計 137

5.4.18位通用暫存器 137

5.4.2串入/串出移位暫存器 137

5.5計數器的設計 139

5.5.1同步計數器 139

5.5.2可逆計數器 140

5.5.3具有數據載入、進位控制的同步計數器 142

5.6狀態機的設計 144

5.6.1Moore型狀態機的設計 144

5.6.2狀態機的建立過程 145

5.6.3狀態機的復位 147

5.6.4狀態機信號輸出方法 153

5.6.5Mealy型狀態機的設計 158

5.6.6容錯狀態機的設計 159

5.74位微處理器設計 161

5.7.1設計目標的層次化分解 161

5.7.2構造微處理器基本元件 162

5.8小結 171

5.9習題 172

第6章用VHDL語言進行積體電路設計 173

6.1概論 173

6.1.1電子設計技術的進展 174

6.1.2EDA工程的實現載體——FPGA器件 176

6.1.3EDA工程的設計語言——VHDL語言 177

6.2設計描述和系統建模 178

6.2.1IP設計和SOC設計 178

6.2.2軟IP核與硬IP核 181

6.2.3設計復用方法 182

6.3設計綜合 183

6.3.1高層次綜合概述 184

6.3.2高層次綜合的範疇 185

6.4設計仿真 188

6.4.1仿真的概念 188

6.4.2仿真的層次 190

6.4.3仿真系統的組成 190

6.4.4常用仿真方法 191

6.5集成系統設計方法 192

6.5.1片上系統概念 192

6.5.2片上系統的設計方法 193

6.5.3可程式系統晶片的設計 195

6.5.4片上系統的測試方法 199

6.5.5片上系統設計的關鍵問題 201

6.6積體電路設計的實驗室實現方法 203

6.6.1基於VHDL的設計描述 203

6.6.2基於FPGA器件的實現載體 204

6.6.3設計的實驗室實現流程 206

6.7積體電路的版圖設計 207

6.7.1物理設計 207

6.7.2設計規則 208

6.7.3CMOS電路工藝基礎 210

6.7.4積體電路版圖全定製設計方法 212

6.7.5版圖綜合（layoutsynthesis） 212

6.8積體電路設計的工業實現 214

6.8.1半導體產業模式的轉變 214

6.8.2無晶圓廠的ASIC公司 215

6.8.3製造代工業（fountry） 216

6.8.4IP設計業（chipless） 217

6.8.5設計代工業（designfoundry） 217

6.8.6設計服務業（designservice） 218

6.9多項目晶圓流片 221

6.9.1多項目晶圓的概念 221

6.9.2多項目晶圓的實施過程 224

6.9.3多項目晶圓的發展 226

6.10小結 227

6.11習題 228

第2部分

第7章VHDL程式設計實驗上機指導 231

7.1積體電路和系統晶片實驗教學大綱 231

7.2演示實驗1EDA工具使用 233

7.3演示實驗2積體電路設計開發系統的使用 238

7.4實驗3積體電路波形仿真 243

7.5實驗4組合邏輯設計 245

7.6實驗5數碼管解碼驅動電路設計 245

7.7實驗6時序電路設計 249

7.8實驗7時間顯示晶片設計 250

7.9實驗8片上系統設計 253

7.10小結 255

附錄實驗7timerc.vhd程式設計參考 256