MOS電晶體的形成方法

《MOS電晶體的形成方法》是中芯國際積體電路製造（上海）有限公司於2013年5月21日申請的專利，該專利的公布號為CN104183490A，申請號為2013101903129，授權公布日為2014年12月3日，發明人是韋慶松、於書坤。

一種MOS電晶體的形成方法，包括：提供半導體襯底，所述半導體襯底具有第一區域和第二區域；在所述第一區域和所述第二區域形成PMOS電晶體，所述PMOS電晶體的源區和漏區構成鍺矽生長區，所述第一區域的鍺矽生長區密度小於第二區域的鍺矽生長區密度；在所述第一區域形成偽鍺矽生長區，使所述第一區域的鍺矽生長區總密度增加；刻蝕所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區。該發明所形成的MOS電晶體良率高，性能好。

2018年12月20日，《MOS電晶體的形成方法》獲得第二十屆中國專利優秀獎。

（概述圖為《MOS電晶體的形成方法》摘要附圖）

基本介紹

• 中文名：MOS電晶體的形成方法
• 公布號：CN104183490A
• 授權日：2014年12月3日
• 申請號：2013101903129
• 申請日：2013年5月21日
• 申請人：中芯國際積體電路製造（上海）有限公司
• 地址：上海市浦東新區張江路18號
• 發明人：韋慶松、於書坤
• Int.Cl.：H01L21/336(2006.01)I
• 代理機構：北京集佳智慧財產權代理有限公司
• 代理人：駱蘇華
• 類別：發明專利

專利背景

MOS電晶體通過在柵極施加電壓，調節通過溝道區域的電流來產生開關信號。在2013年5月之前半導體器件製造工藝中，為了提高MOS電晶體的性能，通常採用在MOS電晶體的溝道區域引入應力以提高載流子遷移率。對於PMOS電晶體而言，可以採用嵌入式鍺矽技術（Embedded SiGe Technology）以在PMOS電晶體的溝道區域產生壓應力，進而提高載流子遷移率。所述嵌入式鍺矽技術是指在半導體襯底的需要形成源區和漏區的區域中埋置鍺矽（SiGe）材料，利用鍺矽與矽之間的晶格失配對溝道區域產生壓應力。

2013年5月之前的技術提供了一種採用嵌入式鍺矽技術形成CMOS的方法，包括：提供半導體襯底，在所述半導體襯底上形成柵極結構；形成位於所述柵極結構側壁表面的側牆；形成覆蓋NMOS電晶體的阻擋層，刻蝕PMOS電晶體的源區和漏區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成嵌入式源區和漏區。由於鍺矽材料的晶格常數大於矽材料的晶格常數，可以在PMOS電晶體的溝道區域引入壓應力，提高空穴遷移率，提高PMOS電晶體的性能。通常在所述凹槽內沉積鍺矽材料採用選擇性外延工藝，但是，由於位於半導體襯底各個區域的PMOS電晶體的密度不一，PMOS電晶體的源區和漏區的面積密度不一，即鍺矽生長區密度不一，外延過程中，鍺矽生長區密度高的區域的反應氣體消耗大於鍺矽生長區密度低的區域的反應氣體消耗，而通常鍺矽外延工藝中反應物輸運速率主導了外延速率，容易導致PMOS電晶體低密度區的鍺矽沉積高度大於PMOS電晶體高密度區的鍺矽沉積高度，均一性差。

參考圖1，圖1示出了2013年5月之前技術形成的具有嵌入式源區和漏區的PMOS電晶體的剖面結構示意圖，包括：半導體襯底100，所述半導體襯底100具有第一區域Ⅰ和第二區域Ⅱ，所述第一區域Ⅰ和第二區域Ⅱ之間通過隔離結構101隔離；所述第一區域Ⅰ和所述第二區域Ⅱ具有PMOS電晶體，所述第一區域Ⅰ的PMOS電晶體密度小於第二區域Ⅱ的PMOS電晶體密度，也即所述第一區域Ⅰ的PMOS電晶體源區和漏區的鍺矽生長區密度小於第二區域Ⅱ的PMOS電晶體源區和漏區的鍺矽生長區密度；所述PMOS電晶體包括，位於所述半導體襯底100表面上的柵介質層（未圖示），位於所述柵介質層上的柵極102，位於所述柵介質層和柵極102側壁表面的偏移側牆103，位於所述柵極102兩側的半導體襯底內的嵌入式源區和漏區。在電晶體的形成過程中，由於不同區域的PMOS電晶體的鍺矽生長區密度不同，導致所述第一區域Ⅰ所形成的嵌入式源區和漏區104a的高度大於所述第二區域Ⅱ所形成的嵌入式源區和漏區104b的高度。

後續再對PMOS電晶體的鍺矽嵌入式源區和漏區進行離子注入，由於所述第一區域Ⅰ所形成的嵌入式源區和漏區104a的高度大於所述第二區域Ⅱ所形成的嵌入式源區和漏區104b的高度，容易導致摻雜分布不一致；在形成嵌入式源區和漏區的導電插塞時，由於通孔刻蝕深度的不一，容易導致高電阻或高泄露電流。因此，2013年5月之前技術形成的PMOS電晶體的良率不高，性能不佳。

發明內容

專利目的

《MOS電晶體的形成方法》解決的問題是2013年5月之前技術形成的PMOS電晶體的良率不高，性能不佳。

技術方案

為解決上述問題，《MOS電晶體的形成方法》提供了一種MOS電晶體的形成方法，包括：提供半導體襯底，所述半導體襯底具有第一區域和第二區域；在所述第一區域和所述第二區域形成PMOS電晶體，所述PMOS電晶體的源區和漏區構成鍺矽生長區，所述第一區域的鍺矽生長區密度小於第二區域的鍺矽生長區密度；在所述第一區域形成偽鍺矽生長區，使所述第一區域的鍺矽生長區總密度增加；刻蝕所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區。

可選的，在所述第一區域形成偽鍺矽生長區後，使第一區域的鍺矽生長區總密度為第二區域鍺矽生長區密度的0.5～1.1倍。

可選的，在所述第一區域形成偽鍺矽生長區後，使第一區域的鍺矽生長區總密度與第二區域的鍺矽生長區密度相等。

可選的，所述偽鍺矽生長區在形成所述第一區域和所述第二區域的PMOS電晶體的同時形成。

可選的，形成所述偽鍺矽生長區包括形成偽有源區。

可選的，所述偽鍺矽生長區為偽有源區。

可選的，還包括，在所述偽有源區上形成柵極結構，在所述柵極結構兩側的偽有源區內形成偽源區和漏區，構成偽PMOS電晶體。

可選的，所述偽鍺矽生長區為偽PMOS電晶體的偽源區和漏區。

可選的，所述偽PMOS電晶體與所述第一區域的PMOS電晶體結構相同，或者所述偽PMOS電晶體與所述第二區域的PMOS電晶體結構相同。

可選的，所述偽鍺矽生長區為偽有源區、和偽PMOS電晶體的偽源區和漏區的混合區。

可選的，所述第一區域為靜態隨機存儲器的外圍邏輯區域。

可選的，所述第二區域為靜態隨機存儲器的存儲區域。

可選的，所述第二區域的鍺矽生長區密度為7%～20%。

可選的，還包括，在所述半導體襯底上形成NMOS電晶體。

可選的，還包括，在形成所述凹槽之前，形成覆蓋所述NMOS電晶體的保護層，所述保護層暴露出所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區。

可選的，所述保護層的材料為氮化矽或者以氮化矽為主的氧化矽和氮化矽的混合薄膜。

可選的，還包括，在形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區後，形成所述PMOS電晶體和所述NMOS電晶體的主側牆。

可選的，還包括，在形成主側牆後，對所述PMOS電晶體的嵌入式源區和漏區進行離子注入。

可選的，還包括，在對所述PMOS電晶體的嵌入式源區和漏區進行離子注入前，形成覆蓋NMOS電晶體的光刻膠層。

可選的，在所述凹槽內沉積鍺矽材料採用選擇性外延工藝。

專利優點

《MOS電晶體的形成方法》技術方案具有以下優點：

《MOS電晶體的形成方法》實施例的MOS電晶體的形成方法中，由於第一區域的鍺矽生長區密度小於第二區域的鍺矽生長區密度，通過在所述第一區域形成偽鍺矽生長區，增加所述第一區域的鍺矽生長區總密度增加。後續刻蝕所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區。由於通過在所述第一區域形成偽鍺矽生長區，增加了所述第一區域的鍺矽生長區總密度，在鍺矽材料的沉積過程中，所述第一區域與所述第二區域對反應氣體的消耗相等或接近，第一區域和第二區域的反應氣體密度相同，而鍺矽材料沉積工藝中的沉積速率通常由沉積工藝中反應物輸運速率主導，因此在第一區域和第二區域反應氣體密度相同的情況下，所述第一區域和所述第二區域的鍺矽材料的生長速率相同，所形成的嵌入式源區和漏區的高度相同。後續對第一區域和第二區域的PMOS電晶體嵌入式源區和漏區進行離子注入，離子摻雜分布一致；在嵌入式源區和漏區上形成導電插塞時，通孔刻蝕深度一致。因此，《MOS電晶體的形成方法》實施例所形成的PMOS電晶體的良率高，性能好。

附圖說明

圖1是2013年5月之前技術形成的MOS電晶體的剖面結構示意圖；

圖2至圖11是《MOS電晶體的形成方法》實施例的MOS電晶體的形成過程的結構示意圖。

技術領域

《MOS電晶體的形成方法》涉及半導體技術領域，尤其涉及一種MOS電晶體的形成方法。

權利要求

1.一種MOS電晶體的形成方法，其特徵在於，包括：提供半導體襯底，所述半導體襯底具有第一區域和第二區域；在所述第一區域和所述第二區域形成PMOS電晶體，所述PMOS電晶體的源區和漏區構成鍺矽生長區，所述第一區域的鍺矽生長區密度小於第二區域的鍺矽生長區密度；在所述第一區域形成偽鍺矽生長區，使所述第一區域的鍺矽生長區總密度增加；刻蝕所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區。

2.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，在所述第一區域形成偽鍺矽生長區後，使第一區域的鍺矽生長區總密度為第二區域鍺矽生長區密度的0.5～1.1倍。

3.如權利要求2所述的MOS電晶體的形成方法，其特徵在於，在所述第一區域形成偽鍺矽生長區後，使第一區域的鍺矽生長區總密度與第二區域的鍺矽生長區密度相等。

4.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，所述偽鍺矽生長區在形成所述第一區域和所述第二區域的PMOS電晶體的同時形成。

5.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，形成所述偽鍺矽生長區包括形成偽有源區。

6.如權利要求5所述的MOS電晶體的形成方法，其特徵在於，所述偽鍺矽生長區為偽有源區。

7.如權利要求5所述的MOS電晶體的形成方法，其特徵在於，還包括，在所述偽有源區上形成柵極結構，在所述柵極結構兩側的偽有源區內形成偽源區和漏區，構成偽PMOS電晶體。

8.如權利要求7所述的MOS電晶體的形成方法，其特徵在於，所述偽鍺矽生長區為偽PMOS電晶體的偽源區和漏區。

9.如權利要求8所述的MOS電晶體的形成方法，其特徵在於，所述偽PMOS電晶體與所述第一區域的PMOS電晶體結構相同，或者所述偽PMOS電晶體與所述第二區域的PMOS電晶體結構相同。

10.如權利要求7所述的MOS電晶體的形成方法，其特徵在於，所述偽鍺矽生長區為偽有源區、和偽PMOS電晶體的偽源區和漏區的混合區。

11.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，所述第一區域為靜態隨機存儲器的外圍邏輯區域。

12.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，所述第二區域為靜態隨機存儲器的存儲區域。

13.如權利要求12所述的MOS電晶體的形成方法，其特徵在於，所述第二區域的鍺矽生長區密度為7%～20%。

14.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，還包括，在所述半導體襯底上形成NMOS電晶體。

15.如權利要求14所述的MOS電晶體的形成方法，其特徵在於，還包括，在形成所述凹槽之前，形成覆蓋所述NMOS電晶體的保護層，所述保護層暴露出所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區。

16.如權利要求15所述的MOS電晶體的形成方法，其特徵在於，所述保護層的材料為氮化矽或者以氮化矽為主的氧化矽和氮化矽的混合薄膜。

17.如權利要求14所述的MOS電晶體的形成方法，其特徵在於，還包括，在形成PMOS電晶體的嵌入式源區和漏區、以及偽鍺矽區後，形成所述PMOS電晶體和所述NMOS電晶體的主側牆。

18.如權利要求17所述的MOS電晶體的形成方法，其特徵在於，還包括，在形成主側牆後，對所述PMOS電晶體的嵌入式源區和漏區進行離子注入。

19.如權利要求18所述的MOS電晶體的形成方法，其特徵在於，還包括，在對所述PMOS電晶體的嵌入式源區和漏區進行離子注入前，形成覆蓋NMOS電晶體的光刻膠層。

20.如權利要求1所述的MOS電晶體的形成方法，其特徵在於，在所述凹槽內沉積鍺矽材料採用選擇性外延工藝。

實施方式

《MOS電晶體的形成方法》的發明人通過研究2013年5月之前技術形成具有嵌入式鍺矽源區和漏區的PMOS電晶體形成方法，發現鍺矽材料的沉積通常採用化學氣相沉積工藝，而化學氣相沉積的沉積速率主要由反應物輸運速率（Reactant transport velocity）和化學反應速率（Chemical reaction rate）來決定。當反應物輸運速率較低時，沉積速率由反應物輸運速率主導；當反應物輸運速率足夠高時，沉積速率由化學反應速率主導。鍺矽材料的沉積過程是選擇性外延的過程，鍺矽材料僅形成於矽材料表面，而不會形成於氮化矽或者氧化矽表面。如果反應物輸運速率過高，較高的外延速率會導致外延選擇性的降低，鍺矽材料會形成於氮化矽或者氧化矽表面，另外，較高的外延速率還會導致所形成鍺矽材料的缺陷增加，降低鍺矽材料的晶格質量。因此，通常鍺矽材料的外延速率由反應物輸運速率主導。因此，請繼續參考圖1，在電晶體的形成過程中，由於第一區域Ⅰ的PMOS電晶體密度小於第二區域Ⅱ的PMOS電晶體密度，鍺矽外延過程中，第一區域Ⅰ的反應氣體消耗小於第二區域Ⅱ的反應氣體消耗，第一區域Ⅰ的鍺矽外延速率大於第二區域Ⅱ的鍺矽外延速率，導致在第一區域Ⅰ形成的嵌入式源區和漏區的高度大於第二區域Ⅱ形成的嵌入式源區和漏區的高度，繼而影響所形成的PMOS電晶體的良率和性能。

基於以上研究，《MOS電晶體的形成方法》的發明人提出一種MOS電晶體的形成方法，通過在低鍺矽生長區密度的第一區域形成偽鍺矽生長區，增加第一區域的鍺矽生長區總密度，使第一區域的鍺矽生長區總密度與第二區域的鍺矽生長區密度相等或者相近；後續刻蝕所述第一區域和所述第二區域的鍺矽生長區、以及第一區域的偽鍺矽生長區，形成凹槽；在所述凹槽內沉積鍺矽材料，形成嵌入式源區和漏區、以及偽鍺矽區。由於所述第一區域的鍺矽生長區總密度與第二區域的鍺矽生長區密度相同或者相近，其對反應氣體的消耗也相等或者相近，第一區域和第二區域的反應氣體密度相同，在反應物輸運速率主導沉積速率的情況下，所述第一區域和第二區域的鍺矽材料的沉積速率相同，所形成的嵌入式源區和漏區的高度相同。後續形成的PMOS電晶體的良率高、性能好。

為使《MOS電晶體的形成方法》的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對《MOS電晶體的形成方法》的具體實施例做詳細的說明。

需要說明的是，提供這些附圖的目的是有助於理解《MOS電晶體的形成方法》的實施例，而不應解釋為對《MOS電晶體的形成方法》的不當的限制。為了更清楚起見，圖中所示尺寸並未按比例繪製，可能會做放大、縮小或其他改變。

圖2至圖11是《MOS電晶體的形成方法》實施例的MOS電晶體的形成過程的結構示意圖。

參考圖2，提供半導體襯底200，所述半導體襯底200具有第一區域Ⅰ和第二區域Ⅱ；在所述第一區域Ⅰ和第二區域Ⅱ形成PMOS電晶體，所述PMOS電晶體的源區和漏區構成鍺矽生長區，所述第一區域Ⅰ的鍺矽生長區密度小於第二區域Ⅱ的鍺矽生長區密度。

所述半導體襯底200可以是矽襯底或者絕緣體上矽（SOI）襯底，所述半導體襯底200也可以是鍺襯底、鍺矽襯底、砷化鎵襯底或者絕緣體上鍺襯底。該實施例中，所述半導體襯底200為矽襯底，所述半導體襯底200作為後續工藝的工作平台。所述半導體襯底200具有第一區域Ⅰ和第二區域Ⅱ，所述第一區域Ⅰ和第二區域Ⅱ之間通過隔離結構201隔離。該實施例中，所述隔離結構201為淺溝槽隔離結構，用於將所述半導體襯底200內的有源區相隔離，所述淺溝槽隔離結構的形成方法可參考2013年5月之前工藝，在此不再贅述。

在所述第一區域Ⅰ和第二區域Ⅱ形成PMOS電晶體，所述PMOS電晶體包括，位於半導體襯底200表面上的柵介質層（未圖示），位於所述柵介質層上的柵極203，位於所述柵極上的硬掩膜層202，位於所述柵介質層、柵極203和硬掩膜層202側壁表面的偏移側牆（Offset Spacer）204。在形成PMOS電晶體的過程中，還包括在所述半導體襯底200內進行輕摻雜漏區注入（LDD：Lightly Doped Drain），所述LDD摻雜通過分散沿漏極夾斷區指向LDD區域的強電場，可以抑制閾值電壓降低，減小漏電流並增強抗熱載流子能力。形成所述PMOS電晶體的具體工藝可參考2013年5月之前技術，在此不再贅述。

該實施例中，所述第一區域Ⅰ在後續工藝中形成靜態隨機存儲器（SRAM：Static Random Access Memory）的外圍邏輯區域，所述第二區域Ⅱ在後續工藝中形成靜態隨機存儲器的存儲區域，由於靜態隨機存儲器存儲區域電晶體結構規則，電晶體密度大，因此所述第二區域Ⅱ的PMOS電晶體的密度大於所述第一區域Ⅰ的PMOS電晶體密度，所述PMOS電晶體的源區和漏區構成鍺矽生長區，即所述第二區域Ⅱ的鍺矽生長區密度大於所述第一區域Ⅰ的鍺矽生長區密度。需要說明的是，所述第一區域Ⅰ和所述第二區域Ⅱ用於劃分半導體襯底200上具有不同鍺矽生長區密度的區域，而不應以其內的電晶體的功能來限定。

該實施例中，在所述第一區域Ⅰ和第二區域Ⅱ形成PMOS電晶體的同時，在所述半導體襯底200上形成NMOS電晶體。如圖1所示，圖1中為了繪圖簡潔明了起見，所述NMOS電晶體位於所述半導體襯底200的第三區域Ⅲ。在其他實施例中，所述NMOS電晶體位於所述第一區域Ⅰ和/或第二區域Ⅱ，例如，NMOS電晶體位於所述半導體襯底的第二區域Ⅱ，與位於第二區域Ⅱ的PMOS電晶體共同構成靜態隨機存儲器的存儲單元。需要說明的是，所述NMOS電晶體形成於所述半導體襯底200的P型阱區，所述PMOS電晶體形成於半導體襯底200的N型阱區，NMOS電晶體和PMOS電晶體之間通過位於半導體襯底200內的隔離結構201相互隔離。

參考圖3，圖3是《MOS電晶體的形成方法》實施例中MOS電晶體的俯視結構示意圖，圖中為了簡潔明了起見，僅示出了有源區210和柵極203。所述第一區域Ⅰ在後續工藝中形成靜態隨機存儲器的外圍邏輯區域，所述第二區域Ⅱ在後續工藝中形成靜態隨機存儲器的存儲區域，所述第二區域Ⅱ的PMOS電晶體的密度大於所述第一區域Ⅰ的PMOS電晶體密度，所述第二區域Ⅱ的鍺矽生長區密度大於所述第一區域Ⅰ的鍺矽生長區密度，其中，所述第一區域Ⅰ的鍺矽生長區密度是指第一區域Ⅰ中的PMOS電晶體的源區和漏區占第一區域Ⅰ面積的百分比，所述第二區域Ⅱ的鍺矽生長區密度是指第二區域Ⅱ中的PMOS電晶體的源區和漏區占第二區域Ⅱ面積的百分比。該實施例中，所述第二區域Ⅱ的鍺矽生長區密度為7%～20%，所述第一區域Ⅰ的鍺矽生長區密度為0%～7%。

參考圖4，在所述第一區域Ⅰ形成偽鍺矽生長區220，使所述第一區域Ⅰ的鍺矽生長區總密度增加。所述第一區域Ⅰ的鍺矽生長區總密度是指所述第一區域Ⅰ的PMOS電晶體的源區和漏區構成的鍺矽生長區與在第一區域Ⅰ形成的偽鍺矽生長區220總和的密度。該實施例中，所述偽鍺矽生長區220由偽有源區221構成。所述偽有源區221在形成所述第一區域Ⅰ和所述第二區域Ⅱ的PMOS電晶體的同時，通過在布圖設計（layout）中添加偽有源區221的光罩，在第一區域Ⅰ內形成；後續在鍺矽材料沉積過程中添加相關的光罩設計，在所述偽有源區221沉積鍺矽材料形成偽鍺矽區。採用偽有源區221作為偽鍺矽生長區220可以降低工藝複雜度，節省製造成本，另外採用偽有源區作為偽鍺矽生長區220可以使所述第一區域Ⅰ的鍺矽生長區總密度的調節範圍更大。

在其他實施例中，所述偽鍺矽生長區220還可以為偽PMOS電晶體的偽源區和漏區。在一實施例中，如圖5所示，所述偽鍺矽生長區220由偽PMOS電晶體的偽源區和漏區構成，所述偽PMOS電晶體與所述第一區域Ⅰ的PMOS電晶體結構相同；在另一實施例中，如圖6所示，所述偽鍺矽生長區220由偽PMOS電晶體的偽源區和漏區構成，所述偽PMOS電晶體與所述第二區域Ⅱ的PMOS電晶體結構相同。在圖5和圖6中為了簡潔明了起見，所述偽PMOS電晶體僅示出了偽有源區221和偽柵極222。當所述偽鍺矽生長區220由偽PMOS電晶體的漏區和漏區構成時，所述偽PMOS電晶體在所述第一區域Ⅰ和所述第二區域Ⅱ的PMOS電晶體的同時，通過在布圖設計中添加與偽PMOS電晶體相關的光罩設計形成。形成所述偽PMOS電晶體包括形成偽有源區221、在所述偽有源區上形成偽柵介質層和位於偽柵介質層上的偽柵極222、在所述偽柵極兩側的偽有源區內形成偽源區和漏區、以及其他相關結構；並在後續的鍺矽材料沉積過程中添加相關的光罩設計，在所述偽PMOS電晶體的偽源區和漏區沉積鍺矽材料形成偽鍺矽區。以偽PMOS電晶體的偽源區和漏區作為偽鍺矽生長區220時，由於偽鍺矽生長區220的生長環境更接近常規PMOS電晶體，與以偽有源區作為偽鍺矽生長區220相比，對所述第一區域Ⅰ的PMOS電晶體的應力環境不會產生負面影響，不會影響所述第一區域Ⅰ的PMOS電晶體的形成。

需要說明的是，所述偽鍺矽生長區220在形成所述第一區域Ⅰ和所述第二區域Ⅱ的PMOS電晶體的同時形成。即在形成所述第一區域Ⅰ和第二區域Ⅱ的PMOS電晶體的布圖設計中添加與偽鍺矽生長區220相關的布圖設計，使得在形成所述第一區域Ⅰ和所述第二區域Ⅱ的PMOS電晶體的同時形成偽鍺矽生長區220。所述偽鍺矽生長區220可以為偽有源區；所述偽鍺矽生長區220也可以為偽PMOS電晶體的偽源區和漏區，所述偽PMOS電晶體與第一區域Ⅰ的PMOS電晶體結構相同或者與第二區域Ⅱ的PMOS電晶體結構相同；所述偽鍺矽生長區220還可以為偽有源區、與第一區域ⅠPMOS電晶體結構相同的偽PMOS電晶體的偽源區和漏區、和與第二區域ⅡPMOS電晶體結構相同的偽PMOS電晶體的偽源區和漏區中的兩者或者三者構成的混合鍺矽生長區。

在所述第一區域Ⅰ形成偽鍺矽生長區220後，使第一區域Ⅰ的鍺矽生長區總密度增加，例如，使所述第一區域Ⅰ的鍺矽生長區總密度為第二區域Ⅱ鍺矽生長區密度的0.5～1.1倍，較佳的使第一區域Ⅰ的鍺矽生長區總密度與第二區域Ⅱ的鍺矽生長區密度相等。後續刻蝕所述第一區域Ⅰ和所述第二區域Ⅱ的鍺矽生長區、以及第一區域Ⅰ的偽鍺矽生長區220，形成凹槽，在所述凹槽內沉積鍺矽材料，所述第一區域Ⅰ和所述第二區域Ⅱ對形成鍺矽材料的反應氣體的消耗相同，沉積速率相同，使在第一區域Ⅰ和第二區域Ⅱ形成的嵌入式源區和漏區的高度相同，均一性好。

參考圖7，形成覆蓋所述NMOS電晶體的保護層205，所述保護層205暴露出所述第一區域Ⅰ和所述第二區域Ⅱ的鍺矽生長區、以及第一區域Ⅰ的偽鍺矽生長區。

具體的，形成覆蓋所述半導體襯底200的保護材料層（未圖示），所述保護材料層覆蓋PMOS電晶體、NMOS電晶體和偽鍺矽生長區；形成覆蓋NMOS電晶體的光刻膠層；以所述光刻膠層為掩膜，刻蝕所述保護材料層，直至暴露出所述半導體襯底200表面，形成覆蓋NMOS電晶體的保護層205，同時形成位於PMOS電晶體和偽PMOS電晶體偏移側牆204表面的外延臨時側牆（未圖示）；去除所述光刻膠層。該實施例中，所述保護材料層的材料為氮化矽層，刻蝕所述氮化矽層的工藝為反應離子刻蝕，刻蝕氣體包括四氟化碳、氧氣和氦氣，具體參數可參考2013年5月之前工藝，在此不再贅述。由於反應離子刻蝕具有較好的各向異性，刻蝕完成後，位於NMOS電晶體表面被光刻膠層覆蓋的氮化矽層保留形成保護層205，位於PMOS電晶體的偏移側牆204側壁表面的氮化矽層保留形成外延臨時側牆，其餘區域的氮化矽層被去除。在其他實施例中，所述保護層205還可以為以氮化矽為主的氧化矽和氮化矽的混合薄膜。

所述保護層205在後續刻蝕第一區域Ⅰ和所述第二區域Ⅱ的鍺矽生長區、以及第一區域Ⅰ的偽鍺矽生長區的工藝過程中，保護NMOS電晶體的源區和漏區免受損傷，並且在鍺矽選擇性生長時不在NMOS電晶體區域的保護層205上生長鍺矽材料。

參考圖8，刻蝕所述第一區域Ⅰ和所述第二區域Ⅱ的鍺矽生長區、以及第一區域Ⅰ的偽鍺矽生長區，形成凹槽206。

具體的，以PMOS電晶體和偽PMOS電晶體的柵極和外延臨時側牆、以及覆蓋NMOS電晶體的保護層205為掩膜，刻蝕所述第一區域Ⅰ和所述第二區域Ⅱ的鍺矽生長區、以及第一區域Ⅰ的偽鍺矽生長區，形成凹槽206。該實施例中，所述凹槽206的形狀為Sigma形，所述Sigma形凹槽在凹槽的中部具有指向電晶體溝道區域的凸出的尖端。後續在所述Sigma凹槽內外延填充鍺矽材料時，鍺矽材料填充滿整個凹槽，在所述凹槽凸出的尖端處的鍺矽材料更靠近PMOS電晶體的溝道區域，可以增加在PMOS電晶體的溝道區域引入的應力。形成所述Sigma形凹槽的工藝為，首先進行電漿刻蝕，所述電漿刻蝕的參數包括：刻蝕氣體包括HBr、O2、He、Cl2和NF3，所述HBr流量為100～1000sccm，O2流量為2～20sccm，He流量為100～1000sccm，Cl2流量為2～200sccm，NF3流量為2～200sccm，刻蝕氣壓為10～200mTorr，偏壓為0～400伏，時間為5～60秒；在電漿刻蝕後進行濕法刻蝕，所述濕法刻蝕工藝採用TMAH（四甲基氫氧化銨）溶液，TMAH溶液的溫度為15～17攝氏度，時間為20～500秒。在《MOS電晶體的形成方法》的其他實施例中，所述濕法刻蝕還可以採用氫氧化鉀溶液或者氨水溶液。

參考圖9，在所述凹槽206（參考圖8）內沉積鍺矽材料，形成PMOS電晶體的嵌入式源區和漏區207、以及偽鍺矽區（未圖示）。

具體的，在所述凹槽206內沉積鍺矽材料採用選擇性外延工藝。所述選擇性外延工藝可以為超高真空化學氣相沉積（UHVCVD）或者分子束外延（MBE）。所述選擇性外延工藝通過調節外延參數，利用外延材料在矽或者多晶矽表面的吸附大於在氧化物或者氮化物表面的吸附來實現外延生長的選擇性，在矽或者多晶矽表面形成具有相同或者類似晶格排列的材料。該實施例中，所述半導體襯底200為矽，所述凹槽206的底部和側壁表面也為矽，採用超高真空化學氣相沉積工藝在所述凹槽206內外延鍺矽材料，形成嵌入式源區和漏區207、以及偽鍺矽區。在一實施例中，所述超高真空化學氣相沉積的工藝參數包括：反應氣體包括矽源氣體和鍺源氣體，所述矽源氣體為SiH4或者SiH2Cl2，流量為1sccm～1000sccm；所述鍺源氣體為GeH4，流量為1sccm～1000sccm；反應溫度為500攝氏度～800攝氏度；反應氣壓為1Torr～100Torr。所述NMOS電晶體表面覆蓋有保護層205，所述PMOS電晶體的柵極203的頂表面和側壁表面分別覆蓋有硬掩膜層202和外延臨時側牆，所述保護層205、硬掩膜層202和外延臨時側牆的材料為氮化矽，因此在選擇性外延過程中，所述鍺矽材料不會形成於所述NMOS電晶體表面、所述PMOS電晶體和偽PMOS電晶體的柵極頂表面和側壁表面，而僅形成於所述凹槽206內。位於所述PMOS電晶體的原源區和漏區位置的鍺矽材料構成嵌入式源區和漏區207，位於原偽鍺矽生長區的鍺矽材料構成偽鍺矽區。

該實施例中，在所述半導體襯底200的第一區域Ⅰ形成有偽鍺矽生長區，使所述第一區域Ⅰ的鍺矽生長區總密度增加，使第一區域Ⅰ的鍺矽生長區總密度與第二區域Ⅱ的鍺矽生長區密度相等或者相近。因此在所述凹槽206內採用選擇性外延工藝形成鍺矽材料時，所述第一區域Ⅰ與所述第二區域Ⅱ對外延過程中反應氣體的消耗一致，第一區域Ⅰ和第二區域Ⅱ的反應氣體密度相同，而通常鍺矽外延工藝中反應物輸運速率（Reactant transport velocity）主導外延薄膜的生長速率，因此所述第一區域Ⅰ和所述第二區域Ⅱ的鍺矽材料的生長速率相同，所形成的嵌入式源區和漏區207的高度相同，均一性好。

參考圖10，在所述PMOS電晶體和NMOS電晶體的偏移側牆204的側壁表面形成主側牆（Main Spacer）208。

具體的，首先去除覆蓋所述NMOS電晶體的保護層205（參考圖9），去除所述保護層205的工藝可以為乾法刻蝕或者濕法刻蝕；接著形成覆蓋所述PMOS電晶體、以及NMOS電晶體的側牆材料層（未圖示），所述側牆材料層的材料可以為氮化矽、氧化矽、氮氧化矽或者低介電常數介質材料，形成所述側牆材料層的工藝為化學氣相沉積或者原子層沉積；採用乾法刻蝕工藝回刻蝕所述側牆材料層，直至暴露出所述半導體襯底200表面，形成位於所述PMOS電晶體和所述NMOS電晶體的偏移側牆204的側壁表面的主側牆208。

參考圖11，形成覆蓋NMOS電晶體的光刻膠層209，對所述嵌入式源區和漏區207進行離子注入。

具體的，採用光刻工藝形成覆蓋NMOS電晶體的光刻膠層209，所述光刻膠層209用於在後續的離子注入工藝中保護NMOS電晶體的源區和漏區。對所述嵌入式源區和漏區207進行P型離子注入，所述P型離子可以為硼離子、銦離子或者鎵離子。由於所述第一區域Ⅰ的鍺矽生長區總密度和所述第二區域Ⅱ的鍺矽生長區密度相等或者相近，通過選擇性外延工藝所形成的鍺矽嵌入式源區和漏區的高度相同，採用相同注入能量和劑量的情況下，對所述第一區域Ⅰ和第二區域Ⅱ的PMOS電晶體的嵌入式源區和漏區進行離子注入後，摻雜分布（Dopingprofile）一致。

後續工藝中，去除覆蓋NMOS電晶體的光刻膠層209，形成覆蓋PMOS電晶體的光刻膠層，對NMOS電晶體的源區和漏區進行N型離子注入；形成覆蓋所述PMOS電晶體和NMOS電晶體的介質層，並對所述介質層進行平坦化處理；在所述介質層內形成通孔，所述通孔暴露出PMOS電晶體源區和/或漏區表面；在所述通孔內形成導電插塞。具體工藝可參考2013年5月之前工藝，在此不再贅述。由於該實施例中，所述第一區域Ⅰ和所述第二區域Ⅱ的嵌入式源區和漏區的高度一致，刻蝕介質層形成的通孔的深度一致，導電插塞形貌一致，所形成的PMOS電晶體的良率高，性能較佳。

榮譽表彰

2018年12月20日，《MOS電晶體的形成方法》獲得第二十屆中國專利優秀獎。