FPGA設計及套用

《FPGA設計及套用》，共八章，包括：FPGA設計概述、Altera可程式邏輯器件、VHDL硬體描述語言、QuartusIl6．0集成環境介紹、Altera器件的配置與調試、QuartusII中的宏模組、FPGA設計中的基本問題和FPGA電路設計實例等內容。該書可用作高等工科院校電子與通信類專業高年級本科生和研究生相關課程的教材和參考書，也可作為廣大電子設計人員的設計參考書或使用手冊。

基本介紹

• 書名：FPGA設計及套用
• 作者：褚振勇 田紅心
• ISBN：9787560611327
• 定價：35.00元
• 出版社： 西安電子科技大學出版社
• 出版時間：2006
• 開本：16

基本信息

FPGA(Field Programmable Gate Array)即現場可程式門陣列，它是在PAL、GAL、EPLD等可程式器件的基礎上進一步發展的產物。它是作為專用積體電路(ASIC)領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式器件門電路數有限的缺點。FPGA的使用非常靈活，同一片FPGA通過不同的編程數據可以產生不同的電路功能。FPGA在通信、數據處理、網路、儀器、工業控制、軍事和航空航天等眾多領域得到了廣泛套用。隨著功耗和成本的進一步降低，FPGA還將進入更多的套用領域。

版權資訊

書 名： FPGA設計及套用

作　者：褚振勇 田紅心

出版社： 西安電子科技大學出版社

出版時間： 2006

ISBN： 9787560611327

開本： 16

定價： 35.00 元

本書簡介

本書系統地介紹了有關可程式邏輯器件的基本知識以及相關軟體的使用方法，講述了FPGA電路設計的方法和技巧，並給出了設計實例。 本書內容全面，取材新穎，敘述清楚，理論聯繫實際，突出實用特色，並使用大量圖表說明問題，便於讀者對內容的理解和掌握。 。

目錄

第1章 緒論

1.1EDA的發展歷程

1.2可程式邏輯器件

1.2.1ASIC的分類

1.2.2SPLD

1.2.3EPI-fD和CPLD

1.2.4FPGA

1.2.5.FPGA與CPLD的比較

1.2.6PLD廠商介紹

1.3PLD的設計

1.3.1設計方法

1.3.2設計流程

1.3.3基於IP的設計

第2章 Altera可程式邏輯器件.

2.1概述

2.2FPGA

2.2.1Stratix器件

2.2.2StratixII器件

2.2.3Cyclone器件

2.2.4CycloneII器件

2.2.5SIratixGX器件

2.2.6StratixIIGX器件

2.3CPLD

2.3.1MAX3000A器件

2.3.2MAXII器件

2.4結構化ASIC

2.4.1簡述

2.4.2HardCopyII器件

2.5成熟器件

2.5.1FL,EXlOK系列

2.5.2FI,EX8000系列

2.5.3.FLE》(6000系列

2.5.4ACEXlK系列

2.5.5APEX2(1K系列

2.5.6Mercury系列

2.5.7Excalibur系列

2.5.8MAX9000系列

2.5.9MAX7000系列

2.5.10MAX5000系列

2.5.11Classic系列

2.6器件選型指南

第3章 硬體描述語言

3.1硬體描述語言概述

3.2VHDL程式的基本結構

3.2.1實體說明

3.2.2結構體

3.2.3配置

3.2.4庫

3.2.5程式包

3.3VHDL的描述方法

3.3.1標識符

3.3.2詞法單元

3.3.3數據對象

3.3.4數據類型

3.3.5操作運算符

3.4VHDL的常用語句

3.4.1並行語句

3.4.2順序語句

第4章 QuartusII集成環境

4.1概述

4.2QuartusII的安裝

4.3QuartusIl6.0圖形甩戶界面介紹.

4.3.1工程導航區

4.3.2狀態區

4.3.3信息區

4.3.4工作區

4.3.5快捷命令工具條

4.3.6選單命令區

4.4設計輸入

4.4.1功能描述及模組的層次劃分：.

4.4.2工程的設計實現

4.5配置設計工程的編譯約束

4.5.1使用AssignmentEditor

4.5.2使用引腳分配器

4.5.3使用Settings對話框

4.6綜合設計

4.7布局布線

4.7.1完整的漸進式編譯

4.7.2分析布局布線結果

4.7.3布局布線的最佳化

4.8時序分析

4.8.1在QuartusII軟體中進行時序分析

4.8.2進行前期的時序評估

4.8.3查看時序分析結果

4.8.4使用第三方EDA工具進行時序分析

4.9QuartusII的完整編譯

4.10仿真

4.10.1建立波形輸入檔案

4.10.2設定節點的驗證時序

4.10.3設定仿真參數

4.10.4.分析仿真結果

4.11基於LogicLock的設計方法

4.11.1QuartusII基於模組化的設計流程.

4.11.2使用LogicLock區域

4.11.3在自上而下漸進式編譯流程中使用區域邏輯鎖

4.11.4自下而上的LogicLock流程

4.11.5在EDA工具集中使用LogicLock

4.12時序逼近

4.12.1使用TimingClosure平面布局圖

4.12.2使用時序最佳化顧問

4.12.3使用網表最佳化實現時序逼近

4.12.4使用LogicLock區域實現時序逼近

4.12.5使用漸進式編譯實現時序逼近

4.13功耗分析

4.13.1PowerPlayPowerAnalyzer

4.13.2PowerPlayEarlyPowerEstimator

4.14MAX+PI.USII工程轉換

4.14.1界面風格的轉換

4.14.2MAX+PLusII工程轉換

第5章 A11Eera器件的配置與調試

5.1PLD器件測試電路板

5.2PLD器件的配置方式

5.3下載電纜

5.3.1ByteBlasterII並口下載電纜

5.3.2ByteBlasterMV並口下載電纜

5.3.3MasterBlaster串列/USB通信電纜

5.3.4USB.Blaster下載電纜

5.3.5EthemetBlaster通信電纜

5.3.6ByteBlaster並口下載電纜

5.3.7BitBlaster串列下載電纜

5.4配置晶片

5.5PS模式

5.5.1電纜下載

5.5.2配置晶片下載

5.6JTAG模式

5.7AS模式

5.7.1串列配置器件的線上編程

5.7.2配置晶片下載

5.8QuartusII編程器的使用方法

5.9調試

5.9.1使用SignalTapII邏輯分析儀

5.9.2使用SignalProbe信號探針

5.9.3使用In-System Memory Content Editor

5.9.4使用晶片編輯器

5.9.5使用外部邏輯分析儀接口工具

第6章 QuartusII中的宏模組

6.1Megafunction庫

6.1.1算術運算模組庫

6.1.2邏輯門庫

6.1.3I/O模組庫

6.1.4存儲模組庫

6.2Maxplus2庫

6.2.1時序電路宏模組

6.2.2運算電路宏模組

6.3Primitives庫

6.3.1存儲單元庫

6.3.2邏輯門庫

6.3.3緩衝器庫

6.3.4引腳庫

6.3.5其它模組

第7章 FPGA設計中的基本問題

7.1數的表示方法

7.1.1無符號整數

7.1.2二進制補碼

7.1.3無符號小數

7.1.4帶符號小數的二進制補碼

7.1.5格雷碼

7.1.6帶符號整數

7.1.7偏移二進制補碼

7.1.8浮點數和塊浮點數

7.1.9數的定標問題

7.2有限字長的影響

7.3時鐘問題

7.3.1全局時鐘

7.3.2門控時鐘

7.3.3多級邏輯時鐘

7.3.4行波時鐘

7.3.5多時鐘系統

7.3.6時鐘網路問題

7.4建立和保持時間

7.5冒險現象

7.6清零和置位信號

7.7信號的延時

7.8信號的歪斜

7.9流水線操作

7.10電路結構與速度之間的關係

7.11器件結構與處理算法的匹配

7.12器件加密

7.13設計文檔

第8章 FPGA電路設計實例

8.1m序列產生器

8.2任意序列產生器

8.3數字相關器

8.4漢明距離的電路計算

8.4.1計數法

8.4.2邏輯函式法

8.4.3查找表法

8.4.4求和網路法

8.4.5組合套用

8.5交織編碼器

8.5.1交織編碼的原理

8.5.2利用移位暫存器實現交織編碼

8.5.3利用存儲器實現交織編碼

8.6直接數字頻率合成

8.7奇偶數分頻器

8.8串並/並串變換器

8.9利用IPCore實現FFT和IFFT變換

8.10線性時不變FIR濾波器

附錄A檔案的後綴

附錄B相關網址檢索

參考文獻