FPGA現代數字系統設計及套用

內容簡介

隨著EDA技術和工具的發展，現代數字系統的設計思想、設計工具和實現方式均發生了深刻的變化，基本設計流程主要包括：硬體描述語言(HDL)輸入；仿真驗證設計功能；將HDL綜合為門級網表；靜態時序分析驗證時序；後端ASIC或者FPGA實現。驗證方法學、低功耗設計也是熱點問題。隨著系統規模增大，將整個系統在單片系統上實現（即片上系統，SoC）已逐漸成為主流。本書根據工程實踐與教學經驗，採用最新參考流程，指導讀者完成大規模複雜系統的設計、驗證和FPGA實現。

本書注重實踐，配套教學PPT與全部實例代碼，詳細演示各項技術，指導讀者動手操作，對電子信息類學生系統掌握現代數字系統設計有重要的參考價值。

圖書目錄

第1章現代數字系統設計簡介

1.1現代數字系統設計流程

1.2FPGA/CPLD原理

1.2.1乘積項技術原理

1.2.2CPLD原理

1.2.3查找表技術原理

1.2.4FPGA原理

1.2.5FPGA與CPLD簡要比較

1.3商用FPGA/CPLD器件簡介

第2章Verilog標準與基本語法

2.1Verilog HDL發展歷史

2.2Verilog IEEE Standard 13641995標準基本語法

2.2.1標識符

2.2.2注釋

2.2.3四值邏輯

2.2.4數字表達

2.2.5字元串

2.2.6數據類型

2.2.7內建基本門

2.2.8連續賦值assign語句

2.2.9過程賦值initial和always語句

2.2.10運算

2.2.11if語句

2.2.12case、casex和casez語句

2.2.13循環控制語句

2.2.14編譯指示語句

2.2.15時延

2.2.16系統任務

2.2.17function與task

2.2.18參數

2.3Verilog IEEE Standard 1364更新標準重要特性簡介

2.3.1敏感列表

2.3.2多維數組

2.4Verilog建模

2.4.1可綜合與不可綜合語法

2.4.2層次化和模組化設計方法

2.5Verilog代碼書寫

2.5.1Verilog代碼編寫推薦工具

2.5.2Verilog模組基本結構

2.5.3實例化方法

2.5.4層次命名

2.6簡單Testbench設計

2.6.1組合電路Testbench基本結構

2.6.2時序電路Testbench基本結構

2.6.3文本界面的Testbench

2.7Verilog實例

2.7.1Lab1：門級電路設計與仿真

FPGA現代數字系統設計及套用

基本介紹

內容簡介

圖書目錄

相關詞條

熱門詞條