《FPGA設計及套用（第三版）》是2012年西安電子科技大學出版社出版的圖書，作者是褚振勇、翁木雲、高楷娟。
基本介紹
- 中文名：FPGA設計及套用（第三版）
- 作者：褚振勇 翁木雲 高楷娟
- 類別：程式設計
- 出版社：西安電子科技大學出版社
- 出版時間：2012年04月
- 定價：39.1 元
- ISBN：978-7-5606-2712-0
內容簡介,目錄,
內容簡介
本書系統介紹了有關可程式邏輯器件的基本知識以及相關軟體的使用方法，講述了FPGA電路設計的方法和技巧，並給出了設計實例。本書內容包括：FPGA設計概述、Altera可程式邏輯器件、VHDL硬體描述語言、QuartusⅡ10.0軟體集成環境、QuartusⅡ中的元器件庫、Altera器件編程與配置、FPGA設計中的基本問題和FPGA電路設計實例。
本書內容全面、取材新穎、敘述清楚，理論聯繫實際，突出實用特色，並使用大量圖表和實例說明問題，便於讀者理解和掌握。
本書既可用作高等工科院校電子與通信類各專業高年級本科生和研究生相關課程的教材和參考書，又可作為廣大電子設計人員的設計參考書或使用手冊。
目錄
第1章 緒論 1
1.1 EDA發展歷程 1
1.2 可程式邏輯器件的基本結構 3
1.2.1 ASIC的分類 3
1.2.2 SPLD基本結構 5
1.2.3 CPLD基本結構 9
1.2.4 FPGA基本結構 13
1.2.5 FPGA與CPLD的比較 20
1.2.6 PLD廠商介紹 21
1.3 可程式邏輯器件的設計 25
1.3.1 設計方法 25
1.3.2 設計流程 27
1.3.3 基於IP的設計 30
第2章 Altera可程式邏輯器件 32
2.1 概述 32
2.2 FPGA 33
2.2.1 高端FPGA器件Stratix Ⅳ 33
2.2.2 高端FPGA器件Stratix Ⅴ 38
2.2.3 低成本FPGA器件Cyclone Ⅲ 42
2.2.4 低成本FPGA器件Cyclone Ⅳ 47
2.2.5 中端FPGA器件Arria Ⅱ 51
2.3 CPLD 54
2.3.1 MAX 3000A器件 54
2.3.2 MAXⅡ器件 56
2.4 結構化ASIC 60
2.4.1 簡述 60
2.4.2 HardCopy系統開發流程 62
2.4.3 HardCopyⅤ器件 62
2.5 成熟器件 64
第3章 硬體描述語言 65
3.1 硬體描述語言概述 65
3.2 VHDL程式的基本結構 67
3.2.1 實體說明 68
3.2.2 結構體 70
3.2.3 配置 80
3.2.4 庫 82
3.2.5 程式包 83
3.3 VHDL的描述方法 83
3.3.1 標識符 83
3.3.2 詞法單元 85
3.3.3 數據對象 88
3.3.4 數據類型 92
3.3.5 操作運算符 96
3.4 VHDL的常用語句 100
3.4.1 並行語句 100
3.4.2 順序語句 105
第4章 QuartusⅡ集成環境 111
4.1 概述 111
4.2 QuartusⅡ的安裝 112
4.3 QuartusⅡ10.0圖形用戶界面 118
4.4 設計輸入 121
4.4.1 創建一個新的工程 123
4.4.2 頂層實體檔案的建立 127
4.4.3 子模組檔案的建立 133
4.5 編譯設計 143
4.5.1 編譯設定 144
4.5.2 執行完整的編譯 147
4.5.3 引腳分配 150
4.5.4 查看適配結果 154
4.6 時序分析 157
4.6.1 傳統時序分析器 157
4.6.2 打開TimeQuest時序分析器 158
4.6.3 創建時序網表 160
4.6.4 建立時鐘約束及報告 160
4.6.5 I/O約束及報告 162
4.6.6 查看詳細的時序報告 164
4.6.7 時序驅動的編譯 167
4.7 仿真 167
4.7.1 QuartusⅡ仿真器 168
4.7.2 Modelsim-Altera仿真 170
4.8 SignalTapⅡ邏輯分析儀 177
4.8.1 簡介 177
4.8.2 SignalTapⅡ邏輯分析儀的調試 178
4.9 QuartusⅡ基於模組化的設計流程 186
4.9.1 漸進式編譯 186
4.9.2 基於LogicLock的設計方法 187
4.9.3 創建LogicLock區域 187
4.9.4 自上而下漸進式編譯流程 189
4.9.5 自下而上的LogicLock流程 190
4.9.6 在EDA工具集中使用LogicLock 191
4.9.7 使用漸進式編譯實現時序逼近 191
4.10 QuartusⅡ軟體其它工具 191
4.10.1 信號探針SignalProbe 191
4.10.2 功耗分析PowerPlay Power Analyzer 193
4.10.3 存儲器內容編輯In-System Memory Content Editor 194
4.10.4 外部邏輯分析儀接口工具 194
第5章 QuartusⅡ中的元器件庫 198
5.1 Megafunction庫 198
5.1.1 算術運算宏模組庫 198
5.1.2 邏輯門宏模組庫 209
5.1.3 I/O宏模組庫 213
5.1.4 存儲宏模組庫 214
5.2 Maxplus2庫 225
5.2.1 時序電路模組 225
5.2.2 運算電路模組 240
5.3 Primitives庫 246
5.3.1 存儲單元庫 247
5.3.2 邏輯門庫 249
5.3.3 緩衝器庫 249
5.3.4 引腳庫 250
5.3.5 其它模組 250
第6章 Altera器件編程與配置 251
6.1 PLD器件測試電路板 251
6.2 PLD器件的配置方式 251
6.3 下載電纜 254
6.3.1 ByteBlasterⅡ並口下載電纜 255
6.3.2 ByteBlaster MV並口下載電纜 259
6.3.3 MasterBlaster串列/USB通信電纜 262
6.3.4 USB-Blaster下載電纜 264
6.3.5 EthernetBlaster通信電纜 266
6.3.6 EthernetBlaster Ⅱ通信電纜 272
6.4 配置器件 276
6.5 PS模式 280
6.5.1 電纜下載 280
6.5.2 利用MAX Ⅱ器件或微處理器作為外部主機配置 286
6.6 JTAG模式 289
6.6.1 Stratix器件配置 290
6.6.2 Arria器件配置 292
6.6.3 Cyclone器件配置 293
6.7 AS模式 298
6.7.1 串列配置器件的在系統編程 298
6.7.2 配置晶片下載 301
6.8 QuartusⅡ編程器的使用方法 306
第7章 FPGA設計中的基本問題 309
7.1 數的表示方法 309
7.1.1 無符號整數 310
7.1.2 二進制補碼 311
7.1.3 無符號小數 311
7.1.4 帶符號小數的二進制補碼 312
7.1.5 格雷碼 313
7.1.6 帶符號整數 314
7.1.7 偏移二進制補碼 314
7.1.8 浮點數和塊浮點數 315
7.1.9 數的定標問題 315
7.2 有限字長的影響 316
7.3 時鐘問題 317
7.3.1 全局時鐘 317
7.3.2 門控時鐘 317
7.3.3 多級邏輯時鐘 320
7.3.4 行波時鐘 321
7.3.5 多時鐘系統 322
7.3.6 時鐘網路問題 324
7.4 時序參數 325
7.5 冒險現象 326
7.6 清零和置位信號 329
7.7 信號的延時 329
7.8 信號的歪斜 331
7.9 流水線操作 333
7.10 電路結構與速度之間的關係 335
7.11 器件結構與處理算法的匹配 337
7.12 器件加密 338
7.13 設計文檔 339
第8章 FPGA電路設計實例 340
8.1 m序列產生器 340
8.2 任意序列產生器 343
8.3 數字相關器 345
8.4 漢明距離的電路計算 348
8.4.1 計數法 349
8.4.2 邏輯函式法 350
8.4.3 查找表法 350
8.4.4 求和網路法 350
8.4.5 組合套用 351
8.5 交織編碼器 355
8.5.1 交織編碼的原理 355
8.5.2 利用移位暫存器實現交織編碼 356
8.5.3 利用存儲器實現交織編碼 358
8.6 直接數字頻率合成 361
8.7 奇偶數分頻器 366
8.8 串並/並串變換器 370
8.9 利用IP Core實現FFT和IFFT變換 372
8.10 線性時不變FIR濾波器 376
8.11 二進制相移鍵控(BPSK)調製器與解調器設計 382
8.11.1 BPSK原理 382
8.11.2 CPSK調製器VHDL設計 384
8.11.3 CPSK解調器VHDL設計 386
8.11.4 DPSK調製器VHDL設計 388
8.11.5 DPSK解調器VHDL設計 390
8.12 數字基帶信號傳輸碼型發生器設計 391
8.12.1 常見的幾種基帶碼 391
8.12.2 基帶碼發生器方框圖及電路符號 394
8.12.3 基帶碼發生器VHDL程式與仿真 395
附錄A 檔案的後綴 398
附錄B 相關網址檢索 403
參考文獻 405
