FPGA數字系統設計

內容簡介

本書在全面介紹FPGA器件結構、Verilog語法和經典數字邏輯設計的基礎上，著重介紹基於Vivado的FPGA開發流程、基於FPGA的基礎和高級設計技術、FPGA時序約束與時序分析方法、Zynq SoC嵌入式系統設計，最後詳細介紹CNN手寫數字識別系統的設計和實現。

全書共分兩篇：第1～5章為基礎篇，著重介紹FPGA設計的基礎知識，包括FPGA電路結構、Verilog HDL語法、經典數字邏輯設計，同時詳細講解基於Vivado的FPGA開發流程，基礎實驗涵蓋信號採集、信號傳輸、信號處理、信號輸出等信息處理全過程；第6～10章為提高篇，深入介紹FPGA的高級設計技術、FPGA的時序約束和時序分析、基於Zynq的SoC嵌入式系統設計，並以CNN手寫數字識別系統為例討論FPGA數字系統設計過程中的實現細節，綜合實驗圍繞人工智慧、多媒體處理和經典數字電路展開。

本書適合作為高等院校電子工程類、自動控制類、計算機類專業大學本科生、研究生的教學用書，同時可供對FPGA設計開發比較熟悉的開發人員、廣大科技工作者和研究人員參考。

圖書目錄

基礎篇

第1章可程式邏輯器件基礎

1.1可程式邏輯器件概述

1.2CPLD的原理與結構

1.2.1乘積項的工作原理

1.2.2CPLD的一般結構

1.3FPGA的原理與結構

1.3.1查找表的基本原理

1.3.2FPGA的結構

第2章Verilog HDL語言基礎

2.1硬體描述語言概述

2.2Verilog HDL模組的結構

2.3Verilog HDL語言要素

2.3.1標識符與關鍵字

2.3.2注釋

2.3.3四值邏輯

2.3.4常笑匙兆量及其表示

2.3.5數據類型

2.4表達式和運算符

2.4.1連線與複製操作符

2.4.2符號運算符

2.4.3算術運算符

2.4.4關係運算符

2.4.5邏輯運算符

2.4.6全等比較運算符

2.4.7按位運算榆企戒符

2.4.8歸約運算符

2.4.9移位操作符

2.4.10條件運算符

2.4.11優先權說明

2.5Verilog HDL的行為建模

2.5.1行為描述的結構

2.5.2過程結構

2.5.3時序控制

2.5.4賦值語句

2.5.5條件與控制語句

2.5.6任務與函式結構

2.5.7可綜合與不可綜合

2.6Verilog HDL的結構化建模

2.6.1內置的基本門及其例化

2.6.2模組實例化

2.6.3層次化設計

2.7系統任務和系統函式

2.7.1顯示任務

2.7.2檔案輸入/輸出任店臭務

2.7.3從文組去跨件中讀取數據任務

2.7.4仿真控制任務

2.7.5仿真時間函式

2.8編譯指令

2.9驗證櫃趨去平台搭建

2.9.1驗證平台結構

2.9.2待驗證設計

2.9.3時鐘生成器

2.9.4激勵發生器（Stimulator)

2.9.5比較器（催您汗乘Checker)

2.9.6驗證平台完整實例

第3章數字邏輯HDL描述

3.1組合邏輯電路設計舉例

3.1.1比較器

3.1.2編碼器

3.1.3解碼器

3.1.4簡單的ALU電路

3.2時序邏輯電路設計舉例

3.2.1D觸發器

3.2.2移位暫存器

3.2.3計數器

3.2.4分頻電路

3.3有限狀態機設計

第4章基於Vivado的FPGA開發流程

4.1FPGA基本開發流程

4.2設計規劃

4.2.1規劃的內容及意義

4.2.2設計規劃實例

4.3設計輸入

4.3.1設計輸入方式

4.3.2設計實例

4.4功能仿真

4.4.1功能仿真的目的

4.4.2功能仿真的原理

4.4.3編寫測試驗證程式

4.4.4功能仿真囑棵旬府實例

4.5綜合

4.5.1綜合的目的

4.5.2綜合的原理

4.5.3綜合實例

4.6實現

4.6.1實現的目的

4.6.2實現的原理

4.6.3實現實例

4.7時序仿真

4.7.1時序仿真的目的

4.7.2時序仿真的原理

4.7.3仿真實例

4.8FPGA調試

4.8.1FPGA邏輯分析儀

4.8.2使用流程

4.8.3調試實例

第5章FPGA基礎實驗

5.1預備實驗

5.1.1實驗設備

5.1.2功能要求

5.1.3設計分析

5.1.4邏輯設計

5.1.5實現流程

5.1.6拓展任務

5.2信號採集

5.2.1實驗設備

5.2.2功能要求

5.2.3設計分析

5.2.4邏輯設計

5.2.5實現流程

5.2.6拓展任務

5.3信號傳輸

5.3.1實驗設備

5.3.2功能要求

5.3.3設計分析

5.3.4邏輯設計

5.3.5實現流程

5.3.6拓展任務

5.4信號處理

5.4.1實驗設備

5.4.2功能要求

5.4.3設計分析

5.4.4邏輯設計

5.4.5仿真結果

5.4.6實現流程

5.4.7拓展任務

5.5信號輸出（執行)

5.5.1實驗設備

5.5.2功能要求

5.5.3設計分析

5.5.4邏輯設計

5.5.5實現流程

5.5.6拓展任務

提高篇

第6章FPGA高級設計舉例

6.1FPGA編碼技巧

6.2流水線設計

6.2.1流水線技術的原理

6.2.2流水線設計及實現思路

6.2.3流水線設計實例

6.3FIR濾波器設計

6.3.1FIR濾波器的數學原理

6.3.2基於FPGA的FIR濾波器設計及實現思路

6.3.3FIR濾波器的FPGA實現結構

6.3.4FIR設計實例

6.4SPI接口設計

6.4.1SPI接口原理

6.4.2SPI接口的設計及實現思路

6.4.3SPI接口設計實例

6.5異步FIFO設計

6.5.1異步FIFO的工作原理

6.5.2異步FIFO設計及實現思路

6.5.3異步FIFO設計實例

第7章FPGA的時序約束與時序分析

7.1靜態時序分析

7.2DFF時序參數

7.3時序分析與時序約束

7.3.1時序分析模型

7.3.2暫存器與暫存器間時序約束

7.3.3輸入接口時序約束

7.3.4輸出接口時序約束

7.4時序分析舉例

7.4.1約束檔案(xdc、sdc)

7.4.2約束檢查(check_timing)

7.4.3時序分析

第8章Zynq SoC嵌入式系統設計

8.1Zynq結構

8.1.1Zynq結構概述

8.1.2APU

8.1.3PL

8.1.4片上外設

8.2系統互連

8.2.1AXI4匯流排協定

8.2.2Zynq內部互連

8.3基於Zynq平台的嵌入式系統設計

8.3.1基於Zynq平台的嵌入式系統開發流程

8.3.2系統設計輸入

8.3.3HLS設計

8.3.4IP集成

8.3.5軟體設計

8.4Zynq設計舉例

8.4.1IP集成設計

8.4.2軟體開發

8.4.3運行效果

第9章基於Zynq的AI套用——CNN手寫數字識別系統

9.1算法分析

9.1.1手寫識別算法分析

9.1.2CNN算法簡介

9.1.3Lenet5網路結構

9.2系統架構

9.3卷積加速核設計

9.4硬體架構設計

9.5軟體架構設計

9.6系統性能分析

9.6.1功耗評估

9.6.2器件資源利用率

9.6.3時序約束

9.6.4加速性能

第10章FPGA綜合實驗

10.1語音處理系統的FPGA實現

10.1.1實驗設備

10.1.2功能要求

10.1.3設計分析

10.1.4邏輯設計

10.1.5仿真結果

10.1.6實現流程

10.1.7拓展任務

10.2數字示波器的FPGA實現

10.2.1實驗設備

10.2.2功能要求

10.2.3設計分析

10.2.4邏輯設計

10.2.5仿真結果

10.2.6實現流程

10.2.7拓展任務

10.3基於Zynq的CNN手寫數字識別系統實現

10.3.1實驗設備

10.3.2功能要求

10.3.3設計分析

10.3.4實現步驟

10.3.5實驗效果

10.3.6拓展任務

附錄ABasys3開發板

附錄BZYBO開發板

參考文獻

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基本介紹

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