EDA技術及套用（第3版）

《EDA技術及套用(第3版)》是清華大學出版社於2022年出版的圖書，作者是朱正偉、朱棟、堯橫、朱晨陽、孫廣輝。

基本介紹

• 書名：EDA技術及套用(第3版)
• 作者：朱正偉、朱棟、堯橫、朱晨陽、孫廣輝
• 出版社：清華大學出版社
• 出版時間：2022年8月1日
• 定價：69 元
• 開本：16 開
• 裝幀：平裝 
• ISBN：9787302610458 

內容簡介

本書在編寫時突破傳統教材內容的制約，對教材內容等進行綜合改革，融入了本領域**的科研與教學改革成果，確保課程的高階性與創新性，充分體現了課程的挑戰度，使之更好地適應21世紀人才培養的要求。本書的主要特點有： ①創新性，本書突破傳統的VHDL教學模式和流程，將普遍認為較難學習的VHDL，用全新的教學理念和編排方式給出，並與EDA工程實踐有機結合，達到了良好的教學效果，同時大大縮短了授課時數。全書以數字電路設計為基點，從實例的介紹中引出VHDL語法內容，通過一些簡單、直觀、典型的實例，將VHDL中最核心、最基本的內容解釋清楚，使讀者在較短的時間內就能有效地把握VHDL的主幹內容，並付諸設計實踐。②系統性，本書內容全面，注重基礎，理論聯繫實際，並使用大量圖表說明問題，編寫簡明精煉、針對性強，

目錄

第1章EDA技術概述

1.1EDA技術及其發展

1.1.1EDA技術的含義

1.1.2EDA技術的發展歷程

1.1.3EDA技術的基本特徵

1.2EDA技術的實現目標與ASIC設計

1.2.1EDA技術的實現目標

1.2.2ASIC的特點與分類

1.2.3ASIC的設計方法

1.2.4IP核復用技術與SOC設計

1.3硬體描述語言

1.3.1VHDL

1.3.2Verilog HDL

1.3.3ABELHDL

1.3.4Verilog HDL和VHDL的比較

1.4常用EDA工具

1.4.1設計輸入編輯器

1.4.2綜合器

1.4.3仿真器

1.4.4適配器

1.4.5編程下載

1.5EDA的工程設計流程

1.5.1設計輸入

1.5.2綜合

1.5.3適配

1.5.4時序仿真與功能仿真

1.5.5編程下載

1.5.6硬體測試

1.6Quartus Prime 集成開發環境

1.6.1簡介

1.6.2Quartus Prime 18的下載與安裝

1.6.3Quartus Prime 18用戶界面簡介

1.6.4Quartus Prime 18新建工程

1.7EDA技術發展趨勢

思考題與習題

第2章可程式邏輯器件

2.1概述

2.1.1PLD發展歷程

2.1.2目前流行的可程式器件的特點

2.1.3可程式邏輯器件的基本結構和分類

2.1.4PLD相對於MCU的優勢所在

2.2CPLD的結構與工作原理

2.2.1CPLD的基本結構

2.2.2Altera公司MAX7000系列CPLD簡介

2.3FPGA的結構與工作原理

2.3.1FPGA的基本結構

2.3.2Cyclone IV系列器件的結構原理

2.4國產FPGA器件

2.5可程式邏輯器件的測試技術

2.5.1內部邏輯測試

2.5.2JTAG邊界掃描

2.5.3邏輯分析儀

2.6CPLD/FPGA的編程與配置

2.6.1CPLD在系統可程式

2.6.2FPGA配置方式

2.6.3FPGA專用配置器件

2.6.4使用單片機配置FPGA

2.6.5使用CPLD配置FPGA

2.7CPLD/FPGA開發套用選擇

思考題與習題

第3章原理圖輸入設計方法

3.1原理圖設計方法

3.1.1內附邏輯函式

3.1.2編輯規則

3.1.3原理圖編輯工具

3.1.4原理圖編輯流程

3.1.5設計項目的處理

3.1.6設計項目的校驗

3.1.7器件編程

3.21位全加器設計

3.2.1建立資料夾

3.2.2輸入設計項目和存檔

3.2.3將設計項目設定成工程檔案

3.2.4選擇目標器件並編譯

3.2.5時序仿真

3.2.6引腳鎖定

3.2.7編程下載

3.2.8設計頂層檔案

3.3數字電子鐘設計

3.3.1六十進制計數器設計

3.3.2十二進制計數器設計

3.3.3數字電子鐘頂層電路設計

3.4利用LPM兆功能塊的電路設計

3.4.1常用LPM兆功能塊

3.4.2基於lpm_counter的數據分頻器設計

3.4.3製作一個兆功能模組

3.5編譯報告

思考題與習題

第4章VHDL設計初步

4.1概述

4.1.1常用硬體描述語言簡介

4.1.2VHDL的特點

4.1.3VHDL程式設計約定

4.2VHDL的基本單元及其構成

4.2.12選1多路選擇器的VHDL描述

4.2.2VHDL程式的基本結構

4.2.3實體

4.2.4結構體

4.3VHDL文本輸入設計方法初步

4.3.1項目建立與VHDL源檔案輸入

4.3.2將當前設計設定為工程

4.3.3選擇VHDL文本編譯版本號和排錯

4.3.4時序仿真

4.4VHDL程式設計舉例

4.4.1D觸發器的VHDL描述

4.4.21位二進制全加器的VHDL描述

4.4.34位加法計數器的VHDL描述

思考題與習題

第5章VHDL設計進階

5.1VHDL要素

5.1.1VHDL文字規則

5.1.2VHDL數據對象

5.1.3VHDL數據類型

5.1.4VHDL操作符

5.2VHDL順序語句

5.2.1賦值語句

5.2.2轉向控制語句

5.2.3WAIT語句

5.2.4子程式調用語句

5.2.5返回語句

5.2.6NULL語句

5.2.7其他語句

5.3VHDL並行語句

5.3.1進程語句

5.3.2並行信號賦值語句

5.3.3塊語句結構

5.3.4並行過程調用語句

5.3.5元件例化語句

5.3.6生成語句

5.4子程式

5.4.1函式

5.4.2重載函式

5.4.3過程

5.4.4重載過程

5.5庫、程式包及其配置

5.5.1庫

5.5.2程式包

5.5.3配置

5.6VHDL描述風格

5.6.1行為描述

5.6.2數據流描述

5.6.3結構描述

5.7常用單元的設計舉例

5.7.1組合邏輯電路設計

5.7.2時序邏輯電路設計

5.8VHDL與原理圖混合設計方式

5.8.14位二進制計數器的VHDL設計

5.8.27段顯示解碼器的VHDL設計

5.8.3頂層檔案原理圖設計

5.8.4查看工程的層次結構

思考題與習題

第6章有限狀態機設計

6.1概述

6.1.1關於狀態機

6.1.2狀態機的特點

6.1.3狀態機的基本結構和功能

6.2一般有限狀態機的設計

6.2.1一般有限狀態機的組成

6.2.2設計實例

6.3Moore型狀態機的設計

6.3.1多進程Moore型狀態機

6.3.2用時鐘同步輸出信號的Moore型狀態機

6.4Mealy型狀態機的設計

6.4.1多進程Mealy型狀態機

6.4.2用時鐘同步輸出信號的Mealy型狀態機

6.5狀態編碼

6.5.1狀態位直接輸出型編碼

6.5.2順序編碼

6.5.3一位熱碼編碼

6.5.4狀態機剩餘狀態處理

6.6行為建模的算法狀態機圖

6.6.1ASM圖的基本符號

6.6.2ASM塊

6.6.3ASM圖的時序關係

6.6.4ASM圖的建立

思考題與習題

第7章Quartus Prime 18的常用IP核

7.1計數器

7.2鎖相環

7.3數字控制振盪器

7.4有限衝擊回響濾波器

7.5硬體乘法器

7.6片上存儲器

7.7ROM與COUNTER IP核聯合套用

思考題與習題

第8章設計實例

8.1移位相加8位硬體乘法器電路設計

8.1.1硬體乘法器的功能

8.1.2硬體乘法器的設計思路

8.1.3硬體乘法器的設計

8.1.4波形仿真

8.2DDS正弦信號發生器電路設計

8.2.1正弦信號發生器的功能

8.2.2DDS工作原理

8.2.3DDS正弦信號發生器的設計

8.2.4波形仿真

8.3等精度頻率計電路設計

8.3.1頻率計的功能

8.3.2等精度頻率計工作原理

8.3.3等精度頻率計的設計

8.3.4波形仿真

8.4通用異步收發機設計

8.4.1通用異步收發機的操作

8.4.2通用異步收發機的傳送器

8.4.3通用異步收發機的接收器

8.4.4通用異步收發機的驗證

8.5數字IQ正交變換

8.6多通道數據同步

8.7快速傅立葉變換

8.8CRC校驗設計

8.8.1CRC校驗編碼原理

8.8.2CRC校驗設計實例

8.9線性時不變FIR濾波器設計

附錄數字系統設計課題

參考文獻