邏輯與計算機設計基礎（原書第5版）

《邏輯與計算機設計基礎（原書第5版）》是2017年7月1日機械工業出版社出版的圖書，作者是M.莫里斯·馬諾 。

基本介紹

• 中文名：邏輯與計算機設計基礎（原書第5版）
• 作者：M.莫里斯·馬諾
• 出版社：機械工業出版社
• ISBN：9787111570103

內容簡介

?本書以通用計算機為線索，由淺入深地講解了邏輯設計、數字系統設計和計算機設計。其中，第1~4章為邏輯設計，包括數字系統與信息、硬體描述語言和組合邏輯電路、組合邏輯設計以及時序電路；第5~7章為數字系統設計，包括數字硬體實現技術、測試與驗證對設計成本的影響、暫存器與暫存器傳輸以及存儲器基礎；第8~12章為計算機設計，包括計算機設計基礎、指令集結構、RISC與CISC中央處理器、輸入輸出與通道，以及存儲系統。書中附有60多個主要來自現代日常生活中產品設計的真實例子和問題，可以激發讀者的學習興趣。本書強調硬體描述語言在教學中的重要性，不僅可以作為計算機科學、計算機工程、電子技術、機電一體化等專業學生學習硬體的一本教材，也可以作為弱電類工程師和計算機科學工作者的理想參考書籍。

圖書目錄

LogicandComputerDesignFundamentals

出版者的話

譯者序

前言

第1章數字系統與信息1

1.1信息表示2

1.1.1數字計算機3

1.1.2其他計算機4

1.1.3通用計算機的進一步說明7

1.2計算機系統設計的抽象層次8

1.3數制10

1.3.1二進制11

1.3.2八進制與十六進制12

1.3.3數字範圍13

1.4算術運算14

1.5十進制編碼17

1.6字元編碼18

1.6.1ASCII字元編碼18

1.6.2校驗位21

1.7格雷碼22

1.8本章小結23

參考文獻24

習題24

第2章組合邏輯電路27

2.1二值邏輯和邏輯門27

2.1.1二值邏輯28

2.1.2邏輯門29

2.1.3用硬體描述語言表示邏輯門32

2.2布爾代數33

2.2.1布爾代數的基本恆等式34

2.2.2代數運算36

2.2.3反函式38

2.3標準形式39

2.3.1最小項和最大項39

2.3.2積之和42

2.3.3和之積43

2.4兩級電路的最佳化43

2.4.1成本標準44

2.4.2卡諾圖結構45

2.4.3二變數卡諾圖47

2.4.4三變數卡諾圖48

2.5卡諾圖的化簡50

2.5.1質主蘊涵項50

2.5.2非質主蘊涵項51

2.5.3和之積最佳化52

2.5.4無關最小項53

2.6異或操作和異或門55

2.7門的傳播延遲56

2.8硬體描述語言簡介58

2.9硬體描述語言—VHDL60

2.10硬體描述語言—Verilog67

2.11本章小結72

參考文獻72

習題72

第3章組合邏輯電路的設計79

3.1開始分層設計79

3.2工藝映射82

3.3組合功能模組85

3.4基本邏輯函式85

3.4.1定值、傳遞和取反85

3.4.2多位函式86

3.4.3使能87

3.5解碼89

3.5.1解碼器和使能結合92

3.5.2基於解碼器的組合電路95

3.6編碼96

3.6.1優先編碼器96

3.6.2編碼器的擴展98

3.7選擇98

3.7.1多路復用器98

3.7.2基於多路復用器的組合電路105

3.8疊代組合電路109

3.9二進制加法器110

3.9.1半加器110

3.9.2全加器110

3.9.3二進制行波進位加法器111

3.10二進制減法112

3.10.1補碼114

3.10.2採用補碼的二進制減法115

3.11二進制加減法器115

3.11.1有符號的二進制數116

3.11.2有符號二進制數的加法與減法118

3.11.3溢出119

3.11.4加法器的HDL模型121

3.11.5行為描述122

3.12其他的算術功能模組124

3.12.1壓縮125

3.12.2遞增126

3.12.3遞減127

3.12.4常數乘法127

3.12.5常數除法127

3.12.6零填充與符號擴展127

3.13本章小結128

參考文獻129

習題129

第4章時序電路138

4.1時序電路的定義138

4.2鎖存器140

4.2.1SR和SR鎖存器140

4.2.2D鎖存器143

4.3觸發器143

4.3.1邊沿觸髮式觸發器144

4.3.2標準圖形符號145

4.3.3直接輸入147

4.4時序電路分析148

4.4.1輸入方程148

4.4.2狀態表148

4.4.3狀態圖150

4.4.4時序電路模擬152

4.5時序電路設計153

4.5.1設計步驟154

4.5.2構建狀態圖和狀態表154

4.5.3狀態賦值160

4.5.4使用D觸發器的設計161

4.5.5無效狀態的設計162

4.5.6驗證164

4.6狀態機圖及其套用166

4.6.1狀態機圖模型167

4.6.2對輸入條件的約束168

4.6.3使用狀態機圖的設計套用170

4.7時序電路的HDL描述—VHDL177

4.8時序電路的HDL描述—Verilog184

4.9觸發器定時191

4.10時序電路定時192

4.11異步互動194

4.12同步和亞穩態195

4.13同步電路陷阱198

本章小結199

參考文獻200

習題200

第5章數字硬體實現210

5.1設計空間210

5.1.1積體電路210

5.1.2CMOS電路工藝211

5.1.3工藝參數213

5.2可程式實現技術215

5.2.1隻讀存儲器216

5.2.2可程式邏輯陣列217

5.2.3可程式陣列邏輯器件219

5.2.4現場可程式門陣列221

5.3本章小結224

參考文獻224

習題225

第6章暫存器與暫存器傳輸227

6.1暫存器與載入使能227

6.2暫存器傳輸230

6.3暫存器傳輸操作231

6.4VHDL和Verilog中的暫存器傳輸233

6.5微操作233

6.5.1算術微操作234

6.5.2邏輯微操作235

6.5.3移位微操作236

6.6對單個暫存器的微操作237

6.6.1基於多路復用器的傳輸237

6.6.2移位暫存器239

6.6.3行波計數器242

6.6.4同步二進制計數器244

6.6.5其他類型計數器247

6.7暫存器單元設計249

6.8基於多路復用器和匯流排的多暫存器傳輸253

6.8.1高阻態輸出254

6.8.2三態匯流排255

6.9串列傳輸及其微操作256

6.10暫存器傳輸控制259

6.11移位暫存器和計數器的HDL描述—VHDL272

6.12移位暫存器和計數器的HDL描述—Verilog273

6.13微程式控制275

6.14本章小結276

參考文獻276

習題277

第7章存儲器基礎283

7.1存儲器定義283

7.2隨機訪問存儲器283

7.2.1讀寫操作284

7.2.2定時波形285

7.2.3存儲器特徵286

7.3SRAM積體電路287

7.4SRAM晶片陣列292

7.5DRAM晶片294

7.5.1DRAM單元294

7.5.2DRAM位片296

7.6DRAM分類29