《積體電路項目化版圖設計》是2015年電子工業出版社出版的圖書，作者是居水榮。
基本介紹
- 書名：積體電路項目化版圖設計
- 作者：居水榮
- 出版社：電子工業出版社
- 出版時間：2015年01月
- 頁數：224 頁
- 開本：16(185*260)
- ISBN：9787121247170
- 千 字 數：358
- 版 次：01-01
內容簡介,目錄,
內容簡介
本書以一個目前積體電路行業內比較熱門的典型數模混合電路——電容式觸摸按鍵檢測電路（項目編號D503）為例，首先介紹基於ChipLogic設計系統的邏輯提取的詳細過程和其中的經驗分享；接著具體介紹D503項目的版圖設計方法、流程等，包括數字單元和模擬器請棄件、數字和模擬模組的版圖設計經驗；最後基於Cadence設計系統對完成設計後的版圖數據進行DRC和LVS的詳細驗煮鴉迎頁證，從而完成該項目的完整版圖設計過程。 全書以項目設計為導向，從項目設計的流程、項目設計完整的文檔管理等方面突出完成這些項目設計的過程中遇到的技術問題、解決辦法，以及如何避囑尋凝免問題等實用性內容，與廣大將要從事積體電路設計的學生和正在從事設計的工程師一起分享非常寶貴的項目版圖設計經驗。
目錄
第1章 D503項目的設計準備
1.1 ChipLogic系列軟體總體介紹
1.1.1 積體電路分析再設計流程
1.1.2 軟體組成
1.1.3 數據互動
1.2 硬體環境設定
1.2.1 硬體配置要求
1.2.2 硬體構架方案
1.3 軟體環境設定
1.3.1 作業系統配置要求
1.3.2 軟體安裝定晚拘/卸載
1.3.3 軟體授權配置
1.3.4 伺服器前台運行和後台運行
1.3.5 將伺服器註冊為後台服務
1.3.6 伺服器管理
1.4 將D503晶片數據載入到伺服器
1.4.1 晶片圖像數據和工程數據
1.4.2 載入晶片數據的步驟
1.4.3 D503項目的軟、硬體使用環境
練習題1
第2章 積體電路邏輯提取基礎
2.1 邏輯提取流程和D503項目簡介
2.2 邏輯提取準備工作
2.2.1 運行數據伺服器
2.2.2 運行邏輯提取軟體ChipAnalyzer
2.3 劃分工作區
2.3.1 工作區的兩種概念
2.3.2 D503項目工作區創建及設定
2.3.3 工作區的其他操作
2.4 以D503項目為例的邏輯提取工具主界面
2.4.1 工程面板
2.4.2 工程視窗
2.4.3 多層圖像面板
2.4.4 輸出視窗
2.4.5 軟體主界面的其他部分
練習題2
第3章 D503項蒸詢喇匪目的邏輯提取
3.1 D503項目的單元提取
3.1.1 數字單元的提取
3.1.2 觸發器的提取流程
3.1.3 模擬器件的提取
3.2 D503項目的線網提取
3.2.1 線網提取的兩種方法
3.2.2 線網提取的各種操作
3.2.3 線網提取具體步驟
3.2.4 D503項目線網提取結果以及電源/地短路檢查修改方法
3.3 D503項目的單元引腳和線網的連線
3.3.1 單元引腳和線網連線的基本操作
3.3.2 單元引腳和線網連線其他操作
3.3.3 D503項目單元引腳和線網連線中遇到的問題
3.3.4 晶片外部連線埠的添加操作
3.4 D503項目的電學設計規則檢查及網表對照
3.4.1 ERC檢查的執行
3.4.2 ERC檢查的類型
3.4.3 ERC檢查的經驗分享
3.4.4 D503項目的ERC錯誤舉例及修改提示
3.4.5 兩遍網表提取及網表對照（SVS）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動
3.5.2 一個傳輸門邏輯圖及符號的輸入流程
3.5.3 D503項目的單元邏輯圖準備
3.6 D503項目的數據導入/導出
3.6.1 數據導入/導出基本內容
3.6.2 提圖數據與Cadence之間的互動
練習題3
第4章 積體電路版圖設計基礎
4.1 版圖設計流程
4.2 版圖設計工具使用基礎
4.2.1 版圖設計工具啟動
4.2.2 D503項目版圖設計工具主界面
4.2.3 版圖設計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺汗拜蘭單位的概念
4.3.2 在軟體內設定標尺單位
4.3.3 D503項目標尺單位與版圖修改
4.4 工作區管理
4.4.1 創建工作區
4.4.2 工作區參數設定
4.4.3 複製工作區
4.4.4 D503項目工作區轉換
4.5 版圖層次的設定
4.5.1 版圖層的命名規則
4.5.2 D503項目版圖層次定義的方法
練習題4
第5章 D503項目的版圖設計
5.1 數字單元和數字模組的版圖設計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設計
5.1.4 D503項目的數字單元版圖設計
5.1.5 D503項目數字模組總體版圖
5.2 模擬器件和模擬模組的版圖設計
5.2.1 模擬器件的版圖設計
5.2.2 模擬模組的版圖設計經驗
5.2.3 D503項目模擬模組的版圖
5.3 D503項目的總體版圖奔定墓
5.4 版圖數據轉換
5.4.1 導入和導出的數據類型
5.4.2 腳本檔案的導入和導出
5.4.3 版圖層定義檔案的導入/導出
5.4.4 GDSII數據的導入/導出
5.4.5 從Layeditor中導出D503項目版圖數據後讀入Cadence
5.5 D503項目版圖的最佳化
5.5.1 特殊器件參數方面的修改
5.5.2 滿足工藝要求的修改
5.5.3 帶熔絲調節的振盪器的設計
練習題5
第6章 D503項目的版圖驗證
6.1 Dracula及版圖驗證基礎
6.1.1 Dracula工具
6.1.2 版圖驗證過程簡介
6.2 D503項目的DRC驗證
6.2.1 DRC基礎知識及驗證準備工作
6.2.2 D503項目的單元區的DRC驗證
6.2.3 D503項目的總體DRC驗證
6.3 D503項目的LVS驗證
6.3.1 LVS基礎知識及驗證流程
6.3.2 一個單元的LVS運行過程
6.3.3 多個單元同時做LVS的方法和流程
6.3.4 D503項目的總體LVS驗證
6.4 D503項目DRC和LVS經驗總結
6.5 採用Dracula進行兩遍邏輯的對照
6.6 D503項目的文檔目錄及管理
練習題6
附錄A ChipLogic邏輯提取快捷鍵
附錄B ChipLogic版圖設計快捷鍵
附錄C Cadence電路圖輸入快捷鍵
3.3.2 單元引腳和線網連線其他操作
3.3.3 D503項目單元引腳和線網連線中遇到的問題
3.3.4 晶片外部連線埠的添加操作
3.4 D503項目的電學設計規則檢查及網表對照
3.4.1 ERC檢查的執行
3.4.2 ERC檢查的類型
3.4.3 ERC檢查的經驗分享
3.4.4 D503項目的ERC錯誤舉例及修改提示
3.4.5 兩遍網表提取及網表對照（SVS）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動
3.5.2 一個傳輸門邏輯圖及符號的輸入流程
3.5.3 D503項目的單元邏輯圖準備
3.6 D503項目的數據導入/導出
3.6.1 數據導入/導出基本內容
3.6.2 提圖數據與Cadence之間的互動
練習題3
第4章 積體電路版圖設計基礎
4.1 版圖設計流程
4.2 版圖設計工具使用基礎
4.2.1 版圖設計工具啟動
4.2.2 D503項目版圖設計工具主界面
4.2.3 版圖設計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺單位的概念
4.3.2 在軟體內設定標尺單位
4.3.3 D503項目標尺單位與版圖修改
4.4 工作區管理
4.4.1 創建工作區
4.4.2 工作區參數設定
4.4.3 複製工作區
4.4.4 D503項目工作區轉換
4.5 版圖層次的設定
4.5.1 版圖層的命名規則
4.5.2 D503項目版圖層次定義的方法
練習題4
第5章 D503項目的版圖設計
5.1 數字單元和數字模組的版圖設計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設計
5.1.4 D503項目的數字單元版圖設計
5.1.5 D503項目數字模組總體版圖
5.2 模擬器件和模擬模組的版圖設計
5.2.1 模擬器件的版圖設計
5.2.2 模擬模組的版圖設計經驗
5.2.3 D503項目模擬模組的版圖
5.3 D503項目的總體版圖
5.4 版圖數據轉換
5.4.1 導入和導出的數據類型
5.4.2 腳本檔案的導入和導出
5.4.3 版圖層定義檔案的導入/導出
5.4.4 GDSII數據的導入/導出
5.4.5 從Layeditor中導出D503項目版圖數據後讀入Cadence
5.5 D503項目版圖的最佳化
5.5.1 特殊器件參數方面的修改
5.5.2 滿足工藝要求的修改
5.5.3 帶熔絲調節的振盪器的設計
練習題5
第6章 D503項目的版圖驗證
6.1 Dracula及版圖驗證基礎
6.1.1 Dracula工具
6.1.2 版圖驗證過程簡介
6.2 D503項目的DRC驗證
6.2.1 DRC基礎知識及驗證準備工作
6.2.2 D503項目的單元區的DRC驗證
6.2.3 D503項目的總體DRC驗證
6.3 D503項目的LVS驗證
6.3.1 LVS基礎知識及驗證流程
6.3.2 一個單元的LVS運行過程
6.3.3 多個單元同時做LVS的方法和流程
6.3.4 D503項目的總體LVS驗證
6.4 D503項目DRC和LVS經驗總結
6.5 採用Dracula進行兩遍邏輯的對照
6.6 D503項目的文檔目錄及管理
練習題6
附錄A ChipLogic邏輯提取快捷鍵
附錄B ChipLogic版圖設計快捷鍵
附錄C Cadence電路圖輸入快捷鍵
