時序收斂

時序收斂（英語：Timing closure）是現場可程式邏輯門陣列、專用積體電路等積體電路設計過程中，調整、修改設計，從而使得所設計的電路滿足時序要求的過程。

基本介紹

• 中文名：時序收斂
• 外文名：Timing closure

簡介

為了完成上述過程，工程師常常需要在電子設計自動化工具輔助下工作。“時序收斂”一詞有時也用於表達這些要求最終被滿足的狀態。

現場可程式邏輯門陣列

現場可程式邏輯閘陣列（英語：Field Programmable Gate Array，縮寫為FPGA），它是在PAL、GAL、CPLD等可程式邏輯器件的基礎上進一步發展的產物。它是作為專用積體電路領域中的一種半定製電路而出現的，既解決了全定製電路的不足，又克服了原有可程式邏輯器件門電路數有限的缺點。

目前以硬體描述語言（Verilog或VHDL）描述的邏輯電路，可以利用邏輯綜合和布局、布線工具軟體，快速地刻錄至FPGA上進行測試，這一過程是現代積體電路設計驗證的技術主流。這些可程式邏輯組件可以被用來實現一些基本的邏輯門數字電路（比如與門、或門、異或門、非門）或者更複雜一些的組合邏輯功能，比如解碼器等。在大多數的FPGA裡面，這些可編輯的組件里也包含記憶組件，例如觸發器（Flip－flop）或者其他更加完整的記憶塊，從而構成時序邏輯電路。

系統設計師可以根據需要，通過可編輯的連線，把FPGA內部的邏輯塊連線起來。這就好像一個電路試驗板被放在了一個晶片里。一個出廠後的成品FPGA的邏輯塊和連線可以按照設計者的需要而改變，所以FPGA可以完成所需要的邏輯功能。

FPGA一般來說比專用積體電路（ASIC）的速度要慢，無法完成更複雜的設計，並且會消耗更多的電能。但是，FPGA具有很多優點，比如可以快速成品，而且其內部邏輯可以被設計者反覆修改，從而改正程式中的錯誤，此外，使用FPGA進行除錯的成本較低。廠商也可能會提供便宜、但是編輯能力有限的FPGA產品。因為這些晶片有的可編輯能力較差，所以這些設計的開發是在普通的FPGA上完成的，然後將設計轉移到一個類似於專用積體電路的晶片上。在一些技術更新比較快的行業，FPGA幾乎是電子系統中的必要部件，因為在大批量供貨前，必須迅速搶占市場，這時FPGA方便靈活的優勢就顯得很重要。

專用積體電路

專用積體電路（英語：Application-specific integrated circuit，縮寫：ASIC），是指依產品需求不同而客制化的特殊規格積體電路；相反地，非客制化的是套用特定標準產品（Application-specific standard product）積體電路。

專用積體電路是由特定使用者要求和特定電子系統的需要而設計、製造。由於單個專用積體電路晶片的生產成本很高，如果出貨量較小，則採用專用積體電路在經濟上不太實惠。這種情況可以使用可程式邏輯器件（如現場可程式邏輯門陣列）來作為目標硬體實現積體電路設計。此外，可程式邏輯器件具有用戶可程式特性，因此適合於大規模晶片量產之前的原型機，來進行調試等工作。但是可程式邏輯器件在面積、速度方面的最佳化程度不如全定製的積體電路。

一般專用積體電路的ROM和RAM都在出廠前經過掩膜（MASK），如常用的紅外線遙控器發射晶片就是這種晶片。

專用積體電路的特點是面向特定用戶的需求，品種多、批量少，要求設計和生產周期短，它作為積體電路技術與特定用戶的整機或系統技術緊密結合的產物，與通用積體電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。

電子設計自動化

電子設計自動化（英語：Electronic design automation，縮寫：EDA）是指利用計算機輔助設計（CAD）軟體，來完成超大規模積體電路（VLSI）晶片的功能設計、綜合、驗證、物理設計（包括布局、布線、版圖、設計規則檢查等）等流程的設計方式。