專用積體電路時序驗證

《專用積體電路時序驗證》是2009年清華大學出版社出版的圖書，作者是（美）內庫加。該書主要講述了時鐘和時序規約、時序驗證的各種概念以及各種時鐘方案等。

基本介紹

• 書名：專用積體電路時序驗證
• ISBN：9787302213420
• 出版社：清華大學
• 出版時間：2009-11-1
• 裝幀：平裝
• 開本：16開

內容簡介

本書討論了各種時鐘方案，如門控時鐘、時鐘網路/時鐘分布結構、多頻率時鐘和多相位時鐘等；細緻地討論了靜態時序分析中可以採用的各種手段，如設定無效路徑、多周期路徑、施加各方面時序約束。

本書後兩章分別針對專用積體電路(ASIC)和基於可程式邏輯器件的設計展開時序方面的討論。

本書是近10年來惟一一本專門討論時序及時序驗證的專著，共分4章。本書全面討論了靜態時序驗證的各方面內容；全書不僅緊密結合電路圖和波形圖進行講解，還結合Synopsys公司的邏輯綜合和靜態時序分析工具講解如何通過命令加以實現；介紹過程中不僅從理論上闡述了延遲模型，而且注重實踐環節，引入了大量實際示例加以深入探討。這種寫作風格將促進讀者能夠更全面、細緻地理解所講內容，因此本書十分適合自學。

基本信息

I S B N ：9787302213420

作 者：內庫加[美]

出 版 社：清華大學

出版時間：2009-11-01

版 次：初版

開 本：16開

包 張：平裝

目錄

ListofFigures

ListofTables

Preface

Acknowledgments

1IntroductiontoTimingVerification

1.1Introduction

1.2OverviewofTimingVerification

1.2.1Intrinsicvs.ExtrinsicDelay

1.2.2PathDelay

1.3InterfaceTimingAnalysis

2ElementsofTimingVerification

2.1Introduction

2.2ClockDefinitions

2.2.1GatedClocks

2.2.2ClockSkewsandMultipleClockGroups

2.2.3MultifrequencyClocks

2.2.4MultiphaseClocks

2.3MoreonSTA

2.3.1FalsePaths

2.3.2MulticyclePathAnalysis

2.3.3TimingSpecifications

2.3.4TimingChecks

2.4TimingAnalysisofPhase-LockedLoops

2.4.1PLLBasics

2.4.2PLLIdealBehavior

2.4.3PLLErrors

3TiminginASICs

3.2PrelayoutTiming

3.2.1RTLvs.Gate-LevelTiming

3.2.2TiminginRTLCode

3.2.3DelaywithaContinuousAssignmentStatement

3.2.4DelayinaProcessStatement

3.2.5Intra-AssignmentDelays

3.2.6TheVerilogSpecifyBlock

3.2.7Timingin-GateLevelCode

3.2.8SynthesisandTimingConstraints

3.2.9DesignRuleConstraints

3.2.10OptimizationConstraints

3.2.11GateandWire-LoadModels

3.2.12TheSynthesisFlow

3.2.13SynthesisTips

3.2.14BackAnnotationtoGate-LevelRTL

3.3PostlavoutTiming

3.3.1ManualLine-PropagationDelayCalculations

3.3.2Signal-LineCapacitanceCalculation

3.3.3SignalLineResistanceCalculation

3.3.4SignalTraceRCDelayEvaluation

3.4ASICSign-OffChecklist

3.4.1LibraryDevelopment

3.4.2FunctionalSpecification

3.4.3RTLCoding

3.4.4SimulationsofRTL

3.4.5LogicSynthesis

3.4.6TestInsertionandATPG

3.4.7PostsynthesisGate-LevelSimulationorStaticTimingAnalysis

3.4.8Floorplanning

3.4.9PlaceandRoute

3.4.10FinalVerificationoftheExtractedNetlist

3.4.11MaskGenerationandFabrication

3.4.12Testing

4ProgrammableLogicBasedDesign

4.1Introduction

4.2ProgrammableLogicStructures

4.2.1LogicBlock

4.2.2Input/OutputBlock

4.2.3RoutingFacilities

4.3DesignFlow

4.4TimingParameters

4.4.1TimingDeratingFactors

4.4.2GradingProgrAmmableLogicDevicesbySpeed

4.4.3Best-CaseDelayValues

4.5TimingAnalysis

4.5.1ActelACTFPGAFAmily

4.5.2ActelACT3Architecture

4.5.3ActelACT3TimingModel

4.5.4AlteraFLEX8000

4.5.5AlteraFLEX8000Architecture

4.5.6AlteraFLEX8000TimingModel

4.5.7XilinxXC3000/XC4000FPGAFamilies

4.5.8XiilnxXC9500CPLD

4.5.9XilinxXC9500CPLDArchitecture

4.5.10XilinxXC9500CPLDTimingModel

4.6HDLSynthesis

4.7SoftwareDevelopmentSystems

4.7.1TimingConstraints

4.7.2OperatingConditions

4.7.3StaticTimingAnalysis

4.7.4Vendor-SpecificTiming-VerificationTools

4.7.5ActelDesigner

4.7.6AlteraMAX+PLUSII

4.7.7XilinxXACT/M1

APrimeTime

BPearl

CTimingDesigner

DTransistor-LevelTimingVerification

References

Index

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