動態時序驗證

動態時序驗證（英語：Dynamic timing verification）是指對專用積體電路的一種驗證過程，它被用來檢查電路是否能夠以足夠快的速率在指定的時鐘頻率下正常。

基本介紹

• 中文名：動態時序驗證
• 外文名：Dynamic timing verification
• 用途：專用積體電路的驗證過程
• 領域：計算機

簡介

將用於積體電路綜合過程的設計檔案進行仿真，動態時序驗證得以進行。該過程與靜態時序分析相對應，後者與動態時序驗證有著相似的目標，但是它並不需要對積體電路的實際功能進行仿真。

專用積體電路

專用積體電路（英語：Application-specific integrated circuit，縮寫：ASIC），是指依產品需求不同而客制化的特殊規格積體電路；相反地，非客制化的是套用特定標準產品（Application-specific standard product）積體電路。

專用積體電路是由特定使用者要求和特定電子系統的需要而設計、製造。由於單個專用積體電路晶片的生產成本很高，如果出貨量較小，則採用專用積體電路在經濟上不太實惠。這種情況可以使用可程式邏輯器件（如現場可程式邏輯門陣列）來作為目標硬體實現積體電路設計。此外，可程式邏輯器件具有用戶可程式特性，因此適合於大規模晶片量產之前的原型機，來進行調試等工作。但是可程式邏輯器件在面積、速度方面的最佳化程度不如全定製的積體電路。

一般專用積體電路的ROM和RAM都在出廠前經過掩膜（MASK），如常用的紅外線遙控器發射晶片就是這種晶片。

專用積體電路的特點是面向特定用戶的需求，品種多、批量少，要求設計和生產周期短，它作為積體電路技術與特定用戶的整機或系統技術緊密結合的產物，與通用積體電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。

邏輯綜合

在積體電路設計中，邏輯合成（英語：logic synthesis）是所設計數字電路的高抽象級描述，經過布爾函式化簡、最佳化後，轉換到的邏輯門級別的電路連線網表的過程。

通常，邏輯綜合的信息來源是硬體描述語言——主要是VHDL和Verilog等，設計人員通常使用硬體描述語言來進行電路的高級抽象（通常是數字電路暫存器傳輸級的數據、行為）描述數字電路的邏輯功能，這樣他們可以把更多精力投入功能方面的設計，而避免在一開始就研究可能極其複雜的電路連線。

然而，從電路的高級抽象描述到實際連線網表，並不是一項簡單的工作。在以前，這需要設計人員完成邏輯函式的建立、簡化、繪製邏輯門網表等諸多步驟。隨著電路的集成規模越來越大，人工進行邏輯綜合變成了一項十分繁瑣的任務。

隨著電子設計自動化的發展，邏輯綜合這一步驟可以由計算機工具輔助完成。但是，由於自動化邏輯綜合工具並不總能夠產生最最佳化的邏輯門網表，因此人工的介入仍然不可缺少。某些工具能夠在可程式邏輯器件，如可程式陣列邏輯（Programmable Array Logic, PAL）和現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）上生成數據流過程，而另一些工具則可以生產專用積體電路。邏輯綜合是電子設計自動化的一個重要方面。