Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基於AMBA AXI4 互聯規範、IP-XACT IP封裝元數據、工具命令語言(TCL)、Synopsys 系統約束(SDC) 以及其它有助於根據客戶需求量身定製設計流程並符合業界標準的開放式環境。賽靈思構建的的Vivado 工具把各類可程式技術結合在一起，能夠擴展多達1 億個等效ASIC 門的設計。
基本介紹
- 中文名：Vivado
- 公司：FPGA廠商賽靈思公司
- 時間：2012年
- 類型：集成設計環境
簡介,常見問題,客戶引言,
簡介
專注於集成的組件——為了解決集成的瓶頸問題，Vivado 設計套件採用了用於快速綜合和驗證C 語言算法IP 的ESL 設計，實現重用的標準算法和RTL IP 封裝技術，標準IP 封裝和各類系統構建模組的系統集成，模組和系統驗證的仿真速度提高了3 倍，與此同時，硬體協仿真性能提升了100倍。
專注於實現的組件——為了解決實現的瓶頸，Vivado工具採用層次化器件編輯器和布局規劃器、速度提升了3 至15 倍，且為SystemVerilog 提供了業界最好支持的邏輯綜合工具、速度提升4 倍且確定性更高的布局布線引擎，以及通過分析技術可最小化時序、線長、路由擁堵等多個變數的“成本”函式。此外，增量式流程能讓工程變更通知單(ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最後，Vivado 工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而最佳化自動化時鐘門等集成功能。
常見問題
為何要打造全新的工具套件而不是對設計套件進行升級？
客戶需要一個全新的設計環境以提升生產力、縮短產品上市時間、超越可程式邏輯、實現可程式系統集成等。為了回響客戶的需求，賽靈思工程師從2008 年開始付諸行動，打造出了Vivado 工具這一巔峰之作。
Vivado工具能解決當前設計人員面臨的哪些主要挑戰？
“All-Programmable”器件不只是涵蓋可程式邏輯設計，還涉及到可程式系統集成，要在更少的晶片上集成越來越多的系統功能。為了構建上述系統，我們會面臨一系列全新的集成和實現設計生產力瓶頸，這是我們必須要解決的問題：集成瓶頸，集成C 語言算法和RTL 級IP，混合DSP、嵌入式、連線功能、邏輯領域，模組和“系統”驗證，設計和IP 重用，實現瓶頸，層次化晶片布局規劃與分區，多領域和多晶片物理最佳化，多變數“設計”和“時序”收斂的衝突，設計後期發生的ECO及變更引起的連鎖反應
最新環境相對於設計套件14生產力方面有何優勢？
聯盟計畫成員、客戶以及賽靈思團隊通過運行各種經現場測試的設計，結果表明，相對於同類競爭工具，Vivado 設計套件從總體上把集成度和實現速度提高至原來的4 倍。
賽靈思是不是不再需要ISE 設計套件了？
不是。ISE 設計套件14版本支持目前的28nm 產品，賽靈思會繼續為面向前代產品設計的工具提供支持。
現在客戶能做些什麼？
客戶可報名參加早期試用計畫，下載相關技術文檔，搶先了解Vivado 設計套件，為自己首款或下一款7 系列FPGA 和Zynq-7000 EPP設計做好準備。今夏早些時候7 系列面向公眾全面推出，今年晚些時候Zynq-7000 EPP也面向公眾發貨。早期試用計畫參與者可在5 月8 日下載相關工具。
“All-Programmable”器件具體是指什麼東西？
就28nm 工藝而言，賽靈思開發出了許多類型的可程式技術，從邏輯和IO、軟體可程式ARM 處理系統、3D-IC、模擬混合信號(AMS)、系統到IC 設計工具以及IP 等。賽靈思把上述可程式技術進行不同組合，然後集成到”All-Programmable”器件中，如目前發貨的基於堆疊矽片互聯技術(SSIT) 的Virtex-7 2000T FPGA和Zynq-7000 可擴展處理平台(EPP) 以及支持高級模擬混合信號(AMS)、高性能SERDES和PLL 到可程式數據轉換器資源的FPGA。
Vivado 設計套件能幫助客戶實現哪些此前無法實現的工作？
當設計人員在汽車、消費類、工業控制、有線與無線通信、醫療等眾多套用中採用新一代“All-Programmable”器件來實現可程式邏輯或者可程式系統集成時，Vivado工具有助於提高他們的生產力。尤其是進行新一代設計，如上所述，工程師可用Vivado 工具解決集成和實現方面存在的諸多生產力瓶頸問題。
學習使用Vivado 設計套件難不難？
學習使用按鈕式Vivado集成開發環境(IDE) 對大多數用戶而言應當相對比較簡單，特別是用戶已有ISE PlanAhead工具的使用經驗，那就更容易了。隨著用戶不斷熟悉Vivado IDE，還可利用不斷推出的新特性以及GUI 內置的分析和最佳化功能，輕鬆最佳化性能、功耗和資源利用。
是否支持部分可重配置功能？
支持。2012 年底的beta 版本中提供部分可重配置功能。2012 年內，需要部分可重配置功能的用戶用戶還需要繼續使用ISE。
Vivado綜合技術與賽靈思綜合技術(XST) 有何不同？
Vivado 綜合技術基於經業界驗證的ASIC 綜合技術，能擴展適應於極大型設計。它可支持SystemVerilog、SDC、TCL等，並採用Vivado共享的可擴展數據模型支持整個流程的交叉測試。
新工具與ISE間能否支持項目的移植？
ISE 項目瀏覽器和PlanAhead項目能移植到Vivado IDE，但Vivado項目無法移植到PlanAhead。除約束檔案，包括源檔案列表在內的所有其它項目設定均能進行傳輸。客戶必須創建賽靈思設計約束(XDC) 格式的約束條件，並單獨添加到項目中。
Vivado IP集成器為什麼優於的QSys？
設計人員可利用Vivado以圖形的形式創建IP 系統，或利用TCL、參數傳遞、Vivado 仿真和ChipScope 集成等，專門針對調試設計。從實現工具（報告、布局規劃、原理圖）返回IPI的交叉測試可加速融合，這也是一大優勢。
Vivado 仿真器與有什麼不同？
Vivado 仿真器採用全新的引擎，緊密集成於Vivado IDE中。該引擎的速度比ISim 快3 倍，而占用的存儲器容量卻僅為一半。它完全集成於Vivado IDE，能夠通過TCL 更好地控制仿真器操作。
Vivado 仿真器能否使舊版架構設計符合7 系列要求？
一般說來，賽靈思建議用戶採用原生架構。不過Vivado 支持舊版架構的程度與ISE 針對所有Virtex 級別器件的支持相同。
Vivado 仿真器是否支持VHDL和Verilog的時序仿真？
Vivado僅為Verilog 的時序仿真提供支持。但是Vivado 可為Verilog和VHDL以及混合語言提供功能仿真支持。
Vivado為什麼不支持VHDL時序仿真？
VHDL時序仿真是基於VITAL的仿真，該標準速度很慢，限制性較大，且已長期未進行更新。
客戶能否用Mentor、Synopsys、Cadence和Aldec編譯賽靈思仿真庫？
可以。Vivado 設計套件可提供名為compxlib的TCL命令以編譯仿真庫。
Vivado仿真器是否支持SystemVerilog或硬體協仿真？
我們計畫在今後發布的軟體版本中為二者提供支持。
客戶引言
以下是客戶對Vivado 設計套件的評價。
EVE，軟硬體協同驗證
“賽靈思推出的Vivado 設計套件和Virtex-7 FPGA，使EVE 等標準FPGA 仿真供應商在產品性能和功能方面全面超越定製ASIC 仿真供應商。”
Luc Burgun，CEO、總裁兼創始人
CoreEL Technologies，賽靈思聯盟計畫高級成員
“CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解碼器IP 核已被授權給眾多客戶，用以滿足客戶的多種套用需求。這種IP 相當複雜，要求使用高性能的FPGA 工具。與早期流程相比，Vivado 工具能夠為我們提供更長的運行時間，實現更加緊湊的布局規劃，使我們能夠在一天時間內開展更多實現工作，從而大幅提高生產力。此外，它還支持Synopsys 設計約束（SDC），讓我們的設計工作更加方便，並且有助於更快地將設計集成於客戶的設計流程中。”
Sachin Vaish，工程設計經理
Fidus Systems 公司，賽靈思聯盟計畫高級成員
“作為賽靈思聯盟計畫的高級設計服務成員，Fidus 已經為北美的技術企業開發出了許多種基於賽靈思技術的尖端產品。Vivado 設計套件具備出色的用戶界面，支持System Verilog、SystemC、SDC 和Tcl 等多種ASIC 設計行業標準，這將大幅提高我們的設計生產力。賽靈思的Vivado 設計套件帶來了全新的業界基準，將進一步幫助Fidus 向客戶提供複雜、高質量、尖端的賽靈思設計。”
John Bobyn，工程設計副總裁
Northwest Logic，賽靈思聯盟計畫高級成員
“我們很喜歡Vivado 設計套件的開箱即用特性。我們利用這種工具實現我們的Expresso 3.0 核心(PCI Express Gen3 x8)，從一開始就取得了很好的效果。由於我們使用很多腳本，因此其基於TCL 的特性對我們很有利，這將為我們提供豐富而強大的選項。此外，Vivado IP 打包程式功能使我們能夠把自己的IP 添加到Vivado 擴展IP 目錄中，便於客戶利用我們的IP。”
Mark Wagner，高級設計工程師
Tokyo Electron Device 公司，賽靈思聯盟計畫高級成員
“Vivado IP 目錄使客戶可以方便地搜尋到我們的IP、技術文檔，並能迅速在設計中集成我們的IP。利用Vivado 的最新綜合與布局布線算法，客戶能夠大幅縮短運行時間。”
Yasuo Hatsumi，副總裁
Xylon d.o.o.，賽靈思聯盟計畫高級成員
“Xylon 是賽靈思聯盟計畫中的資深成員，logicBRICKS IP 核的供應商。近15 年來，logicBRICKS IP 核一直支持最新的賽靈思可程式器件和實現工具，並且不斷進行最佳化。我們很高興Vivado 設計套件提供了強大的功能和易用性，這將幫助我們的客戶更高效地在領先的賽靈思Zynq-7000 EPP 和7 系列FPGA 等技術中使用logicBRICKS IP 核。”
Gordan Galic，技術市場行銷經理
A2e Technologies，賽靈思聯盟計畫認證成員
“Vivado IP 集成器可以大大簡化A2e Technologies 的H.264 編解碼器集成工作。過去，在720p 到4K 解析度之間對H.264 視頻進行壓縮和解壓縮一直比較複雜。現在有了Vivado IP 集成器，設計人員就能在接口級而不是信號級開展集成，而且可以採用統一的AMBA AXI4 IP 接口標準，並通過設計規則檢查將錯誤降至最低。這將使我們的IP能夠更加輕而易舉地套用於賽靈思設計。”
Allen Vexler，CTO
Aliathon 公司，賽靈思聯盟計畫認證成員
“作為OTN 市場的FPGA 解決方案領先供應商，快速高效的設計對於Aliathon 的成功至關重要，尤其是100G 或100G 以上的網路。Vivado 設計套件幫助我們儘可能減少晶片使用量和布局布線次數。這樣可以幫助Aliathon 降低功耗，提高性能，減少設計次數，從而為客戶提供更加出色的解決方案。”
Steve McDonald，總監
Hardent 公司，賽靈思聯盟計畫認證成員
“Hardent 致力於為企業提供電子設計服務，滿足複雜的設計要求，因此我們很高興Vivado設計套件能夠為我們帶來更高的生產力。我們不斷努力提高賽靈思器件時鐘速率和使用率。Vivado 工具憑藉其最新的布局布線引擎和更加完善的設計流程，幫助我們兩家公司的共同客戶完成更為嚴格的設計開發工作，例如使用包含200 百萬個邏輯單元的新型Virtex-7 2000T FPGA。”
Simon Robin，總裁
Missing Link Electronics，賽靈思聯盟計畫認證成員
“Missing Link Electronics 致力於開發可針對目標套用進行軟硬體配置的嵌入式系統。縮短重複開發時間，獲得可預測的綜合結果，這兩點對於實現異構多核系統FPGA 設計來說至關重要。在我們看來，賽靈思的Vivado 設計套件充分印證了賽靈思為支持本行業更加快速地推出優秀嵌入式系統所做出的承諾！”
Endric Schubert，CTO
Oki Information Systems 公司，賽靈思聯盟計畫認證成員
“作為Vivado 設計套件早期使用計畫的參與者，我們用Vivado 工具編譯我們的PCIe DMA 控制器(iDMAC) IP。我們將IP 從ISE 設計套件移植到Vivado 套件上，沒出現任何問題。由於Vivado 採用了基於PlanAhead的GUI，使我們的工程師能夠快捷方便地掌握Vivado IDE的使用方法。由於採用ASIC 友好型Tcl 腳本，之前具備ASIC 設計經驗的IP 設計工程師使用該套件會更加輕鬆。放眼未來，我們計畫在大規模設計中採用Vivado 工具，並期待著通過高性能綜合、布局布線分析功能和低存儲器使用率等眾多突破性技術推動生產力的大幅提升。”
Yasuo Yamamoto，IP平台業務部負責人
OmniTek 公司，賽靈思聯盟計畫認證成員
“我們參加了針對Vivado 設計套件的合作夥伴培訓活動，新產品給我們留下了深刻的印象。我們認為IP-XACT、SDC 和AMBA AXI4 等業界標準的採用對大型28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和IP 打包器工具進一步縮短了IP 開發和集成所需的設計時間。”
Roger Fawcett，董事總經理
4DSP 公司，賽靈思聯盟計畫成員
“Vivado 設計套件將靈活性和高性能整合在一起。項目的創建非常方便，結合直接簡單的設計流程，有助於我們快速高效地滿足設計要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕鬆地將現有的IP 和參照設計向最新的7 系列產品移植。”
Justin Braun，FPGA 設計經理
Blue Pearl Software 公司，賽靈思聯盟計畫成員
“我們的Blue Pearl 軟體套件能夠與賽靈思Vivado 設計套件在Windows 平台上實現無縫協作運行。我們的RTL 分析解決方案包括linting、時鐘域交錯(CDC)和Synopsys 設計約束(SDC) 自動生成等。我們可以利用SDC 自動完成FPGA設計實現過程中的合成與布局布線步驟。客戶表示，我們的軟體減少了重複設計次數，縮短了整體設計時間，而且，我們的Visual Verification Environment™ 對任何水平的FPGA 設計人員來說都非常易於使用。”
Shakeel Jeeawoody，產品市場行銷總監
CAST 公司，賽靈思聯盟計畫成員
“AMBA AXI4 標準互連與IP-XACT 封裝標準是我們不斷演進的套用目標的重大發展，不但可簡化CAST 核的集成，而且還可提升CAST 客戶的整體IP 體驗。全新Vivado 設計套件具有集成型資料庫、更出色的腳本控制以及其它生產力輔助技術，將大幅縮短我們提供這些優勢所需的時間，特別是與我們提供的50 多種賽靈思核心相配合時效果更加明顯。”
Nick Sgoupis，高級首席工程師
Great River Technology 公司，賽靈思聯盟計畫成員
“我們知道Vivado IP 封裝器極高的性能價值可幫助我們便捷地在Vivado 可擴展IP 目錄中添加ARINC 818 IP。我們非常感謝購買我們IP 庫用於任務關鍵型與高性能數字視頻套用的客戶，他們現在可在其整個機構中部署IP，獲得簡單易用與高度一致性的優勢。”
Mukul Gadde，設計工程師
IntoPix 公司，賽靈思聯盟計畫成員
“Vivado 設計套件帶來的更高性能可幫助我們以更快速度在全系列賽靈思產品中確認IP 核的反覆更新。Vivado 工具縮短了運行時間，我們不但可同步運行相同IP 的多個實現方案，而且還可確認任何IP 核的輕度升級。”
Katty Van Mele，業務開發總監
National Instruments 公司，賽靈思聯盟計畫成員
“我們對最新Vivado 設計套件功能深感振奮。TCL 接口有助於我們查詢設計，生成定製報告。賽靈思設計約束支持改進了對源同步接口的支持，可加強靜態時序分析。看到我們的初始設計方案大幅縮短了編譯時間我們也感到非常高興。”
Omid Sojoodi，LabVIEW FPGA 與實時總監
PLDA，賽靈思聯盟計畫成員
“PLDA 是FPGA PCI、USB 以及TCP/IP IP 的業界領先公司，擁有廣泛的客戶群。我們看到Vivado IP 封裝器具有極高的性能價值，可以便捷把我們深受歡迎的IP添加到Vivado 可擴展IP 目錄之中，從而讓賽靈思的用戶更容易地使用我們的各種產品。購買我們IP 的公司現在可通過新的途徑將其統一部署在他們的整個機構中，從而提升客戶的生產力與產品質量。”
Stephane Hauradou，首席技術官
Synopsys 公司，賽靈思聯盟計畫成員
“我們同賽靈思密切合作，最佳化我們的Synplify® 綜合產品，以實現與Vivado 設計套件的配合使用。Vivado 工具與Synplify Premier 結合後，實現FPGA 與FPGA 原型的設計人員將可獲得完整高效FPGA 設計流程的優勢，以顯著縮短的設計周期實現最高質量的績效成果。”
John Koeter，IP 市場行銷副總裁
Atrenta 公司，賽靈思聯盟計畫成員
“隨著行業在生產設計中將更多採用FPGA，Atrenta 與賽靈思的合作，將為我們集中精力在SpyGlass 與Vivado 設計套件之間實現互操作性提供良好的機遇，同時也可為FPGA 設計人員帶來一種新的工作方法。在使用RTL linting、跨時鐘域(CDC) 以及ASIC 設計時序限制領域公認的業界領先平台Atrenta SpyGlass 時，最新Vivado 設計套件將為採用賽靈思業界領先FPGA 器件的客戶帶來與ASIC 設計人員希望從Atrenta 獲得的相同的‘SpyGlass Clean’RTL 生產力優勢。”
