搭建你的數字積木——數字電路與邏輯設計(Verilog HDL

系統論述了數字電路與邏輯設計的理論、方法與實踐技術。全書基於Verilog HDL與Vivado開發環境，共18章，為便於教師和廣大讀者學習與動手實踐，本書配套提供了教學課件、教學視頻及程式代碼等教學資源。

基本介紹

• 書名：搭建你的數字積木——數字電路與邏輯設計(Verilog HDL
• 作者：湯勇明、張聖清、陸佳華
• ISBN：9787302466628
• 定價：49元
• 出版時間：2017.06.01

出版信息

搭建你的數字積木——數字電路與邏輯設計（Verilog HDL&Vivado版）

作者：湯勇明、張聖清、陸佳華
定價：49元
印次：1-3
ISBN：9787302466628
出版日期：2017.06.01
印刷日期：2018.01.02

內容簡介

本書系統論述了數字電路與邏輯設計的理論、方法與實踐技術。全書基於Verilog HDL與Vivado開發環境，共18章，詳盡介紹了如下內容： 邏輯設計與Vivado基礎、布爾代數與Verilog HDL基礎、組合邏輯電路設計基礎、時序邏輯電路設計基礎、有限狀態機設計基礎、邏輯設計工程技術基礎、Vivado數字積木流程、串列通信接口控制器、RAM接口控制器、字元點陣顯示模組接口控制器、VGA接口控制器、數字圖像採集、數字邏輯系統設計案例、單周期CPU設計案例、數位訊號處理設計案例、數字圖像處理設計案例、大學生FPGA設計案例以及Xilinx資源導讀。為便於教師和廣大讀者學習與動手實踐，本書配套提供了教學課件、教學視頻及程式代碼等教學資源。

本書適合作為普通高等院校電子信息類、自動化類專業的本科生教材，也可作為相關專業研究生參考教材，並適合作為電子與電氣工程技術領域的科研工程技術人員的參考用書。

圖書目錄

第一部分邏輯設計基礎

第1章邏輯設計概述及Vivado基礎

1.1邏輯設計概況

1.2Verilog HDL語言基礎

1.2.1硬體描述語言概述

1.2.2Verilog HDL語言要素和設計流程

1.3PLD器件基礎

1.3.1可程式邏輯器件技術發展歷程

1.3.2FPGA和CPLD簡介

1.3.3Xilinx FPGA介紹

1.3.4FPGA選型應該考慮的問題

1.4Vivado開發環境及設計流程

1.4.1Vivado功能介紹

1.4.2Vivado用戶界面介紹和選單操作

1.4.3Vivado開發流程

第2章布爾代數和Verilog HDL基礎

2.1布爾代數

2.1.1三種基本邏輯門

2.1.2四種常用邏輯門

2.2布爾定律

2.2.1單變數布爾定律

2.2.2雙變數和三變數的布爾定律

2.3布爾代數化簡

2.3.1公式法化簡

2.3.2卡諾圖化簡

2.4Verilog HDL語言基礎

2.4.1Verilog HDL模組及連線埠

2.4.2Verilog HDL數據類型聲明

2.4.3Verilog HDL運算操作

第3章組合邏輯電路設計基礎

3.1組合電路中的always塊

3.1.1基本語法格式

3.1.2過程賦值

3.1.3變數的數據類型

3.1.4簡單實例

3.2條件語句

3.2.1ifelse語句

3.2.2case語句