Vivado從此開始

內容簡介

本書涵蓋了Vivado的四大主題：設計流程、時序約束、設計分析和Tcl腳本的使用，結合實例深入淺出地闡述了Vivado的使用方法，精心總結了Vivado在實際工程套用中的一些技巧和注意事項，既包含圖形界面操作方式，也包含相應的Tcl命令。本書語言流暢，圖文並茂。全書共包含405張圖片、17個表格、172個Tcl腳本和39個HDL代碼，同時，本書配有41個電子教學課件，為讀者提供了直觀而生動的資料。本書可供電子工程領域內的本科高年級學生和研究生學習參考，也可供FPGA工程師和自學者參考使用。

目錄信息

第1章 FPGA技術分析 / 1

1.1 FPGA內部結構分析 / 1

1.1.1 Xilinx 7系列FPGA內部結構分析 / 1

1.1.2 Xilinx UltraScale系列FPGA內部結構分析 / 18

1.2 FPGA設計流程分析 / 22

1.3 Vivado概述 / 25

1.3.1 Vivado下的FPGA設計流程 / 25

1.3.2 Vivado的兩種工作模式 / 26

1.3.3 Vivado的5個特徵 / 30

參考文獻 / 31

第2章設計綜合 / 32

2.1 常用綜合選項的設定 / 32

2.1.1 -flatten_hierarchy對綜合結果的影響 / 32

2.1.2 -fsm_extraction對狀態機編碼方式的影響 / 35

2.1.3 -keep_equivalent_registers的含義 / 36

2.1.4 -resource_sharing對算術運算的影響 / 38

2.1.5 -control_set_opt_threshold對觸發器控制集的影響 / 38

2.1.6 -no_lc對查找表資源的影響 / 40

2.1.7 -shreg_min_size對移位暫存器的影響 / 41

2.2 合理使用綜合屬性 / 43

2.2.1 async_reg在異步跨時鐘域場合的套用 / 43

2.2.2 max_fanout對高扇出信號的影響 / 44

2.2.3 ram_style和rom_style對存儲性能的影響 / 46

2.2.4 use_dsp48在實現加法運算時的作用 / 48

2.3 out-of-context（OOC）綜合模式 / 50

2.3.1 Project模式下使用OOC / 50

2.3.2 Non-Project模式下使用OOC / 54

2.4 綜合後的設計分析 / 54

2.4.1 時鐘網路分析 / 54

2.4.2 跨時鐘域路徑分析 / 56

2.4.3 時序分析 / 60

2.4.4 資源利用率分析 / 72

2.4.5 扇出分析 / 73

2.4.6 觸發器控制集分析 / 75

Vivado從此開始

基本介紹

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